TW201214432A - Memory cells having a row-based read and/or write support circuitry - Google Patents
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201214432 六、發明說明： 【發明所屬之技術領域】 本發明係主要有關於具備列式讀取及 路之記憶料A。 ^ 【先前技術】 二漏電流是靜態隨機存取記憶體（S R A M)或暫存器等 記憶體元件中常見的5見象。一般而言，記憶體元件璋(师) 的數目越多’漏電流便越大。已知的技術中有各種方法 降低漏電流。例如’利用二極體的壓降將整個記憶體陣 歹J的接地參考準位（ground reference leve卜例如電壓VSS) 提升並降低供應電源電壓（例如電壓VDD)。接地參考準 位提升並降低供應電源電壓會影響整個記憶體陣列區段 的運作，包括功率消耗以及操作速度方面。 部份技術中，將整個縱向排列的記憶體單元讀取埠 的位元線浮接。此類方法中，整行的記憶體在位元線浮 接的時間内皆無法存取，然而當再度需要存取資料之 前，位元線需要回升至電壓VDD，因而對動態功率影響 甚大；由於整個記憶體區段/陣列的VDD節點皆耦合在 一起而具有大電容，因此連累記憶體的速度。 σΙΜ刀技術中，使用高臨界電壓（high threshold voltage, HTV)的位元單元（bit ceu)，但記憶體存取時間也因此而 延長。 【發明内容】 有鑑於此’本發明提出一具備列式讀取及/或寫入輔 助電路之記憶體電路，包括一列複數個記憶體單元 0503-A35580TWF/MulI 4 201214432 (memory ce⑴，至少—寫入 -寫入辅助線路與至少 '寫入字線(:办]i外以及 單元轉合。其中該寫入輔助電路：：以及複數個記憶體 及至少-第二電流路徑。：=括：第-電流路徑以 -電流路徑對應至上述至二=3流路徑令之 元線。上述至少一寫入字元線=子：線令之-寫入字 為當上述-列複數個辣：，ί中寫入字元線被設定 擇該第-電流路徑，且:了運作於一第-模式時選 第二電流路徑。 弟二電流路徑中之- 其中’第-電流路徑由一二極體 =上Γ列複數個記憶體單元耗合丄 晶體::！中5第t電流路徑由- N型金氧半場效電 ΓΓ / ’㉟金氧半場效1晶體之—沒極*-列複 數個記憶體單元轉合，a I、列複 極盥至少一寫入宝_“孓至乳+%效電晶體之-閘 公二寫入子7L線中之-寫入字元線耦合。 /、 5亥第一電流路徑及上述第二電流路秤 者由一開關所形成’該開關之-端與上述；複』己 憶體單元耦合。 幻硬數個5己 憶體;定r上述一列複數個記 系第—板式時，與該第一雷^ % 上述至少一第-雷泣 桃役以及 值。 电机路徑耦合之一節點被提升一電壓 差 其中該被提升之一電壓值為 極體兩端的電壓 〇503-A35580TWF/Mul] 5 201214432 ~電路更包括至少一搞 . 讀取電路，上诚5丨 貝 、'’，至少—組複數個 電路的一都父—組複數個讀取電路中之複數讀取 至少-;i = 述一列複― 讀取輔助電路盘—節點讀取輔助電路中之-路的-部料合、。 ㈣與上述複數讀取電 此外本發明另提供一具備列式取Μ f 憶體電路，包^取辅助f路之記 开雄.b 硬數個記憶體單元；至少-讀取字 ' >一組複數個讀取電路；至少一电複數個 電路中之—έ日益板·Λη * /且稷數個躓取 單元；以及至:取電路對應至一列複數個記憶體 線中相對應之一魂敢$ - #彳 ^ ^至夕續取字元 路中相與上述至少一組讀取輔助電 路中相對應之一讀取輔助電路以电 電路中之該組複數個讀取電㈣八〜，複數個漬取 讀取電路輪合；只取電路轉合’錯此與相對應之一 上述一列複數個記憶體單元中之一 對應之該讀取電路耦人. 心早70與相 設定為當該二二相 該讀取字元線被 巧田I己隐肢早凡知作於一第一記憶模 應之該讀取輔助f路操作於—第—輔助模式，且本 = 元操作於一第二記憶模式時將相對;：輔 助電路操作於一第二辅助模式。 買取辅 其中’相對應之該讀取伽電路包括 — 氧半場效電晶體，具有一第一閉極，一第一汲極= 第-源極，相對應之讀取電路包括—第二 場效電晶體以及-第^型金氧半場效電㈣，^^ 0503-A35580TWF/Mull 6 201214432 型金氧半場效電晶體有一第二閘極，一第二汲極，以及 一第二源極，且第三N型金氧半場效電晶體有一第三閘 極，一第三汲極，以及一第三源極；相對應之該讀取字 元線與該第一閘極以及該第二閘極耦合；該第一汲極與 該第三源極耦合；該第三閘極與該記憶體單元之一節點 耦合；該第三汲極與該第二源極耦合；以及該第二汲極 與一讀取位元線搞合。 其中，第一 N型金氧半場效電晶體被設定為當相對 應之讀取輔助電路運作於第一輔助模式時開啟，且當相 對應之讀取輔助電路運作於第二輔助模式時關閉。 其中，相對應之讀取輔助電路被設定為當相對應之 讀取輔助電路操作於第一輔助模式時作為記憶體單元之 一電流路徑，且當相對應之讀取輔助電路操作於第二輔 助模式時切斷與相對應之讀取電路之間的電性連結。 其中，記憶體單元透過記憶體單元中至少一儲存節 點與至少一複數個讀取電路耦合。 其中，相對應之讀取輔助電路包括一 N型金氧半場 效電晶體’N型金氧半場效電晶體被設定為當記憶體早 元操作於第一記憶模式時提供一低邏輯準位至相對應之 讀取電路中的一讀取位元線，以及當記憶體單元操作於 第二記憶模式時將相對應之讀取電路浮接。 其中，更包括至少一寫入字元線，以及一寫入輔助 電路與至少一寫入字元線以及一列複數個記憶體單元耦 合；寫入輔助電路包括一第一電流路徑以及至少一第二 電流路徑，至少一第二電流路徑中之一第二電流路徑對 0503-A35580TWF/Mull 7 201214432 應至it、：！：字元線中-相對應之寫入字元線。 八夕一寫入字元線中的一寫入字元線被μ定氛 虽一列複數個記憶體單元操作於―第尤:疋為 第一電流路徑，且告一丨、—、…杈式吩選擇 一寫 "列後數個記憶體單元操作於一第 路徑。 > 帛一電流路桂十之一第二電流 本發明另提供—具備列式 憶體電路’包括一列複數個記憶體單元助=記 單元相合之一第-節點耦合;-讀取字 以敌堂硬.固°貝取電路’複數個讀取電路中相對應之-項取電路對應於一列複 〜 憶體罩亓.η 己隐體皁兀中—相對應之記 複數取㈣轉，與讀取字元線以及鱼 稷數個頃取電路耗合之一第二節點叙合。 ” 中該寫入辅助電路被設定為本 單元操作於一第―寫人握_數個記憶體 複數個記憶體單元操作於-第二寫入 模式時作為一電流路徑。 ’ =寫入輔助電路包括一二極體，被 =列魏個記憶體單元操作於該苐-寫人模式時提升 ::點之電屋；以及一 N型金氧半場效電晶體，被 C:列複數個記憶體單元操作於第二 作為第一節點之該電流路徑。 丁 單元nr輔助電路被設定為當—列複數個記憶體 早兀知作於第-讀取模式時作為第二節點之一電流路 〇503-A35580TWF/Mull 201214432 徑，且當一列複數個記憶體單元操作於 读 將第二節點浮接。 、 喝取模式時
去一’、中更包括一 N型金氧半場效電晶體，被执定A :::: 复數:記憶體單元操作於第-讀取模式時:為J ::點，-電流路徑’且當一列複數個記憶體單元把： 於弟一讀取模式時將第二節點浮接。 木乍 【實施方式】 ^下心料的文字敘述料揭露目 月之專利保護範圍。於相關領二： :者自可對本發明所揭露之實施例、進階應用以及發明 二及修改。描述各個實施例時可能會使 關連性/子’但並不表示實施例之間的特徵具有 刀貝把例中包含以下單—個或複數個特徵及/或優 ^部份實施财，由於未被存取的列其接地參考準位 子接’可減少讀取操作時的漏電流，並不會影響位元單 =的内容，也不會改變位元單元中六電晶體部份㈣的靜 ^^afLitl^(static noise margin, SNM) 〇 琿的數量增加，漏電流降低的效果愈加顯著。部份實施 例中α歹為基準於讀取及寫入操作時降低漏電流。 Ϊ J 士。[5知貫她例中，於讀取或寫入操作時存取一列，同 時其餘未被存取的狀漏電流得以❹（如寫人動作時) 或消除（如讀取動作時）。 [範例電路] 〇503-A35580TWF/Mull 9 201214432 第1圖為根據部份實施例，描繪範例電路1〇〇中一 記憶體單元no(例如位元單元）運作的示意圖。 記憶體單元no通常應用於記憶體陣列中如靜態存 取記憶體（SRAM)或暫存器樓案（register fUe)等。記憶體 陣列通常以多個行及列所構成’為了簡化而未顯示：圖 2。記憶體陣列中每行或每列的記憶體單元的數量因 η又疋而異，例如圮憶體單元的數量可為Μ、1 Μ、us或 512等為了方便描述，本文以一包括η個列（從第R-1 列至第R-η列）以及m個行（從第C-1行至第行）的記 憶體陣列為例加以說明’其中續m為任—整數。 ，記憶體單元110中，電晶體⑴仏犯及犯相互 鎖存（latch)。更詳細的解釋之，即電晶體ρι與Νι形成 第反向益INV1(未標定於圖式中），而電晶體P2與 N2形成一第二反向器INV2(未標定於圖式中），而反向器 INV1與INV2形成記憶體單元11〇中一相互鎖存的結 構。一節點VSSWA與電晶的源極以及基^ 耦合為同一橫列，並作為電晶體N1與N2以及同一列中 其他圮憶體單元11 〇的接地參考點（gr〇und reference)。 部份實施例中，當一寫入存取發生時，資料被寫入 記憶體陣列中一列中所有的記憶體單元。一寫入字元線 (write word Hne)WWL控制一列中所有的記憶體單元 11 〇。寫入位元線（write bit line)WBL·以及WBLB則耦合 了一行中複數個記憶體單元。寫入位元線WBL及wblb 與電晶體N3及N4通常被稱為一記憶體單元的寫入埠 (write port)。部份實施例中，於寫入週期間輸入WBL及 0503-A35580TWF/Mull 10 201214432 WBLB的資料，被寫入至相對應之記憶體單元1 1 0中由 寫入字元線WWL開啟的節點NO與NOB。節點NO與 NOB儲存相對應之記憶體單元110的資料。於部份實施 例中節點ΝΌ與NOB的資料互為反相。例如若節點NO 儲存一高準位，則節點NOB儲存一低準位。部份實施例 中，當記憶體單元110不為可寫入模式時，寫入位元線 WBL及WBLB皆被充能至高準位（透過一充電電路，未 顯示於圖式中）。 電晶體N3與N4的作用為在寫入位元線WBL與 WBLB與相對應的節點NO與NOB之間傳送資料。例如 要對一記憶體單元110進行寫入動作，則啟動相對應的 寫入字元線WWL(例如提升至高準位），以啟動相對應的 電晶體N7、N3與N4。進入WBL與WBLB的資料隨即 透過相對應的電晶體N3、N4被傳輸至相對應的節點NO 與NOB。例如當第R-1列的寫入字元線WWL(標示於第 4圖中）開啟時，第R-1列中記憶體單元110的電晶體N3 與N4隨之被開啟，而第R-1列的寫入位元線WBL與 WBLB的資料隨即寫入至相對應的節點NO及NOB。資 料寫入至記憶體單元110中的節點NO及NOB後，對應 的寫入字元線WWL則關閉（例如提升至低準位）。 於部份實施例中，一電路（例如一寫入輔助電路）1 20 應用於記憶體陣列其中一列的所有記憶體單元。於電路 120中，一節點VSSWA與所有記憶體單元110中電晶體 N1與N2的源極耦合為一列，並同時與相對應的電路120 中電晶體N7的汲極以及形成二極體D的電晶體的汲極 0503-A35580TWF/Mull 201214432 耦合。節點VSSWA亦與電晶體N1與N2的基底耦合。 電路120作為一電流路徑，可減少寫入操作時對應列中 §己憶體單元1 ]〇的漏電流。例如，當第R—丨列被存取時， 其餘列如R_2至R-n則處於無法存取的狀態。無法存取 的列R-2至R-n其寫入字元線WWL被關閉，其相對應的 電晶體N7亦被關閉，因而切斷記憶體單元丨1〇經由電晶 體N7至接地的電性連結。同時’相對應的電晶體d = 為圮憶體單元no的電流路徑。因此，第R_2列至第 列所對應的節點VSSWA被提升一特定電壓VtD，即二極 體D的壓降。由於節，點VSSWA的電壓提升，記憶體單 = ii〇的漏電流因此而減少。例如，當節點n〇b儲存一 南準位’電晶體N2開啟，而電晶體N1關閉。節點vsswa 與電晶體N1基底的電壓因而提升。由此可知，電晶體 N!的操作與基底電壓之間的擺幅降低，使漏電流減 土。電路120僅為舉例示範之用，尚有其他類型的電路 貫施=可以達到相同提供電流路徑與提升節點 之電壓的功效’例如可以用—開關或以—反相器將寫入 字兀線WWL反相後連接—p型電晶體的閘極取代電晶 體N7。同樣的，一以調節器或參考電壓控制閘極的n型 或P型電晶體亦可取代二極體D。 ㈣丄卩it施例中’當—讀取存取發生時，記憶體陣 列的-列中所有記憶體單元都被讀取。一讀取字
㈣dw〇rdline,RWL)㈣一列中的所有電路出。一節 點VSSRA與一列中所有電路115之電晶體N 路⑴通常被稱為讀取電路，而對應的讀取位元線㈣ 0503-A35580TWF/Mu!l 201214432 ㈣，職）則被稱為記憶體單元u =如欲麵記憶體單元η”節點N0 相對應的頊取位元線RBL獲 了 C]行(標示於第4圖）中的一 二例^兄，奴項取第 對應的讀取位元線RWL = 10時，開啟相 ΡΊ 為呵準位，相對應的節點Ν〇
則為低準位（郎點N〇B則為 ^ NO 為低準位，相對應的節點NQ _ j二;:取立凡線舰 二實施例中，當相對應的記憶體單元、= 1==取的/式時，讀取位元線咖被充電至高準 位(例如透過-充能電路，未顯示於圖式)。 於部份實_巾，—祕13G(例如—讀取輔 可應用於記憶體陣列一列中戶 电路） _ 歹中所有的記憶體單元]1〇。一讀 ::L與電路13〇中電晶_之閘_合，同 夺亦與相對應列中所有記憶體單元m之電晶體奶之門 極耦合。電路13〇作為一 甲’ 枝 句革机路徑並將節點VSSRA洋 除該列中記憶體單元UG於讀取操作時產 ί 例如於部份實施例中，當第R]列被存取 2龍第R_n列為不被存取狀態。第w 亦R η列中’頃取字元線RWL為關閉，電晶體N8 :、通之關％因此，第R_2列至第R_n列都被浮接且盖 ^漏電流由讀取位元線RBL通過電晶體仍與则。圖 irt之祕130僅為舉例示範之用，尚有其他類型 νςςρ路貝施例可以達到相同提供電流路徑與浮接節點 VARA的功效，例如可以—叫 』以開關或一以反相後的讀取字 °5〇3-A35580TWF/Mull 1 j 201214432 元線R w L控制的P型電晶體取代N型電晶體則。 [寫入方法範例] 部份實施例中，將資料寫入記憶體單元U0合導致 將貧料寫入記憶體陣列中一列的所有記憶體單元110。第 2圖為-流程® 200’根據部份實施例描緣出寫入一列（如 第列）中所有記憶體單元m的方法。於—包括_ 列與m個行的記憶辦财，第w顺稱為寫入存取 列，而第R-2列至第R_n列被稱為未被存取列。 於步驟210巾，寫入位元線WBL與WBLB對應至 寫入一存取列R-1中的所有記憶體單元11〇，上述寫入位 元歹]WBL與WBLB被設定為獨立於充電電路之外（即與 充電電路電性隔離）。 。。於步驟220中，欲被寫入至寫入存取列R-1中記憶 體單兀110的資料被配置於相對應之允許寫入的寫入位 元線WBL與WBLB中。 於步驟230中，寫入存取列的寫入字元線 WWL(例如WWL⑴，未顯示於圖式）被開啟，因而開啟 寫入存取列R-1中所有記憶體單元11〇的電晶體N3與 N4。寫入字元線WWL(1)亦開啟寫入存取列尺-丨中電路 120的電晶體N7(例如N7(l)，未顯示於圖式）。由此可知， 電μ體N7(l)作為寫入存取列R_〗中記憶體單元11〇的一 電流路徑。 於部份實施例中，第R_2列至第R_n列之寫入字元 線WWL(例如WWL(2)至WWL⑻，未顯示於圖式）處於 一預設的關閉狀態，因而使第R_2列至第R_n列所有記
0503-A35580TWF/MuII 14 201214432 憶體單元110的電晶體N3與N4關閉。被關閉的寫入字 元線WWL(2)至WWL(n)防止第R-2列至第R-n列所有記 憶體單元110被寫入。寫入字元線WWL(2)至WWL(n) 亦將第R-2列至第R-n列的電晶體N7(例如電晶體N7(2) 至N7(n)，未顯示於圖式）關閉。因此第R_2列至第R_n 列的電晶體D(例如電晶體D(2)至D(n)，未顯示於圖式） 作為相對應記憶體單元11 〇之電流路徑，並使節點 VSSWA(例如VSSWA(2)至VSSWA(n)，未顯示於圖式） 的電壓上升一電壓VtD。由此可知相較於節點VSSWA(2) 至VSSWA(n)的電壓未提升之情況，第R_2列至第R_n 列中記憶體單元11 〇的漏電流獲得改善。 於步驟250巾’寫入位元線WBL|%娜⑶中的資 料被寫入相對應的節點No與n〇b。 、 μ上所描繪的流程圖 (二亚關閉寫入字元線WWL⑺至WWl 口：或：同時進行’例如一步驟在另一步驟之前心 ^貫施例的種類眾多，並無褐限於特定順序。 [頊取方法範例] 斤 ^份實施财，讀取記憶體單元㈣ 致頃取記憶體陣列中同—列…'憤曰導 料。第3圖為一流程圖體早$ ]】〇的:貞 一列（例如第R_】列）中 x 。伤貫施例描繪出讀取 於-包h個列與1:Λ記产體單元110資崎 稱為讀取存_，㈣Τ 4體陣财’第R-〗列被 取列。 弟R-n列被稱為未被存 〇5〇3-A35580TWF/Mull 201214432 ;v称310中，對應至讀取存取列r_ 1中記憶體單 元110的峡取位元線RBL被設定為獨立於（即電性隔離於） 充電電路之外。然而，上述讀取位元線RBL仍保持於被 充電之1¾準位。 ^於部份實施例中，對應至未被存取列R_2至R_n的 讀取字元線RWL(例如RWL(2)至RWL(n)，未顯示於圖 式)曰處於一預設的關閉狀態，因而第R-2列至第R_n列的 電曰曰體N5亦為關閉。由此可知，關的讀取字元線 RW-L(2)至RWL⑻可防止第R_2列至第R_n列中記憶體 單元110的^料被讀取。關閉的讀取字元線尺肌⑺至 RWL⑻亦將第R·2列至第h列的電晶體N8(例如N8⑺ 至N8(n)’未顯示於圖式）關閉。因而使不允許讀取的第 R_2列至第R-n歹,J之節，點VSSRA(例如VSSRA(2)至 VSSRA⑻，未顯示於圖式）浮接，因而使第r_2列至第 :中，晶體N6無法導通。換言之，可減少或消除第 -至第R-η歹,旧讀取操作所造成的漏電流。 於步驟330中，對應至讀取存取列R_】之讀取字元 =RWL(例如RWL⑴，未顯示於圖式)被開啟，以開啟可 =第R]歹”記憶體單元11〇的電晶體N5(例如 Z) ’未顯㈣圖式）。讀取字元線隱⑴㈣啟讀取 存取列R-1中電路130的電晶體N8 (例如N8⑴，未顯示 ::式:。電晶體N8(1)作為讀取存取列R-1中電晶體N5 及N6的一電流路徑。 〇503-A35580TWF/Mull 16 201214432 第R 1列與第C]行的記憶體單元110之節點N0(1，1) 儲存一低準位，則第R-1歹1J與第C-1行的電晶體N6(例如 ()未顯示於圖式）為關閉。由此可知，讀取位元線 RBL( 1)、％、’|保持為高準位，並對應至低準位的n〇( 1，1) 、及咼準位的Ν〇β( 1，1)。然而，如果節點n〇b( 1，】）儲存 间準位，則電晶體N6(l,l)為開啟。由於讀取字元線 RWL(1)為開啟’ ® R.1列與第C-1行的電晶體叫⑶ 為開啟。因為電晶體Ν5〇，υ與N6(u)皆為開啟，讀取位 元線RBL(l)的電壓與電晶體N6(u)的源極以及節點 VSSRA(^)相同。再者，由於電晶體Ν8(ι)為開啟，其沒 極（亦為節點VSSRA⑴)與其源極電壓㈣，即為接地。 因而，取位元線RBL(l)被改變為低準位或接地，而相對 應的節點Ν〇Β(1，1)為高準位，節點N〇(u)則為低準位。 、於步驟340中，相對應讀取位元線概的邏輯準位 被偵測，即可獲得儲存於節點N〇與N〇B的資料。 第1圖t的電路100通常被稱為一讀取埠一寫入埠 (one read P〇rt，one write port; 1R1W)電路。例如包含電晶 體N5與N6以及讀取位元線RBL的電路1]5為一讀取 埠。而電晶體N3與N4以及對應的寫入位元線卿二與 WBLB職一寫入4。部份實施例中，複數個電路⑴ 成一列並與一電路130耦合，苴功妒如乂 丹功肊如削文所述可以減 少或消除讀取動作時的漏電流。部份實施例中，一寫入 痒與-電路uo以及-寫入字元線WWL相連結，並功能 如前文所述可以減少或消除寫人動作時的漏電流。電路 1〇〇可作種鮮多的變化，例如一讀取埠搭配複數個寫入 0503-A35580TWF/Mull 17 201214432 埠，複數個讀取埠搭配一寫入埠，或是複數個讀取埠搭 配複數個寫入埠等等，皆不脫離本發明實施例的範疇。 [讀取功能的電路變化實施例] 第4圖顯示一電路4〇〇的示意圖，包括記憶體陣列 中第R—1列與第C-Ι行的記憶體單元1〗〇-卜1 (未顯示於圖 以及與記憶體單元Π0-1-1相連的I個讀取埠。部份 實施例中，I為一正數。為了簡化圖式，記憶體單元 ，其相對應的寫入電路未描繪於圖式。由於每個記憶體 單兀U0中電路400包括Ϊ個讀取埠，故電路400包括I 個列，以及I個讀取字元線，如RWL_ i至RWL-J ;工個 電路130 ’如13(M至13〇_1;〗個電路115，如115_丨至 115 I，以及I個讀取位元線RBL，如】至I。 第4圖中的讀取字元線RWL連接至一列讀取埠，並 且與該-列讀取蟑中電路115之電晶體N5以及電晶體 N8的閘極相耦合。例如讀取字元線Rwl_丨連接至第 列的讀取埠，並與其中電路130-1白勺電晶體N8]與電路 115-1的電晶體奶]相麵合。讀取字元線則連接 至第RP_I列的讀取埠，並與其中電路130-1的電晶體NW 以及電路115-1的電晶體叫㈣合，以此類推。 電路130中電晶體N8的汲極，亦可稱為節黑 VSSRA’與同—列讀取埠中電路115中之電晶體N6的頭 極耦。。例如對應於第κρ-1列之電路13〇_丨中電晶邀 Ν8·1的沒極’與同一列讀取槔中電路η”中之電晶選 Ν6 1的源、極耗合，對應於第Rpq列之電路Hz中電盖 體N8_I岐極，與同—列讀取埠中電路115·Ι中之電a1 0503-A35580TWF/Mull 201214432 體N6-I的源極轉合。 DU/T n °己匕'體早凡110與i個讀取字元结 RWL以及I個電路13 予兀線
Bp VCCRA ! s 相連、、，D，因此有I個節點VSSRa， VSSRA-1 至 VSST?at /1 SRA-I。例如當第RJM列之 ^ 相對應的讀取字元線RWL-1關閉如 對應的電晶體N8-1，使得相料庙A ^ 1史侍相對應的節點VSSRA· 1淫技 因此，漏電流的情形可獲得改善。 子接。 記憶體單元110亦與一行I個電路U5相連，1中 上述電路115包含於ώ丄 适具中一 中電曰俨Ν6 Μ π ; 4 5貝取埠中。同一行的電路115 Τ ¥日日體Ν6的閘極妓间鉍人 的一筋點如耦合至記憶體單元Π〇 =即點。例如§胃取埠购至咖中電路出 的電晶體Ν6-〗至Ν6 τ々叫托u 5-1 體單元1U)… 同耦合，並耦合至記憶 篮早兀110-M的—節點N〇。 酬2取埠中各個電路115之電晶體N5的汲極盘相 :應的J取位元線RBL轉合。例如第電 晶體N5〜極與讀取位元線咖 σ ’而第RIM列中電路叫中 取位元線RBL-I相耦人，以士心 们及極與頃 項取位兀線RBL·的邏輯準位，便 一個 點而或NOB中的資^ __存於相對應節 一=1圖中，電路115中電晶#N6的閘極 單兀110的節茸上±人 丄* u /、口匕C肢 0即點NOB耦合。於其他部份實施 U5中電晶體则的問極 =電路 耦人，η π机祸σ而與節點NOB 。且U N〇B的讀取動作與節 似。同楛沾，结a ^ 〜'^取動作類 以圖中電路115_】至叫與節點·相 〇503-A35580TWF/Mull 19 201214432 但電路115-1至1154亦可與節點N〇B相連而非與 即，NO相連。於部份實施例中，記憶體單元可透 ，即點NO、節，點N0B、或透過上述兩節點耗合一個或 複數個電路115，並與相對應的電路m與讀取字元線 =WL連接。換言之，—記憶體單幻ig可有—個或數個 5貝取璋，其中上述一個或數個讀取槔可與節點NO與NOB 兩者或其中之一相連接。 [寫入功能的電路變化實施例] 苐圖為電路5〇〇的示意圖，包含j個與記憶體 Γ元11()·Μ(未顯示於圖式）相連接的寫人蟑，該記憶體 早元110 1 -1位於§己憶體陣列中第R_ 1列與第C_ 1行，其 t根據部份實施例’ J為一正數。為了簡化圖式，記憶體 早疋110-1-1 g及與其相對應的讀取電路未描繪於圖式。 第5圖之電路120-J相當於第丨圖中的電路12〇。然 而，電路12〇-J包含了個電晶體，即N7-1至N7-J，且上 2電晶體的閘極分別與寫人字元線WWL]至wwl_M 合。舉例來說’電晶體N7_〗的開極與寫入字元線wwl_ 1 輕合，而電晶體N7_;的閘極與寫人字元線www麵合， 乂此類推。換吕之’ 一寫入字元線WWL可開啟或關閉電 路120中相對應的電晶體N7。當寫入字元線www開 啟相對應的電晶體购時，電晶體駅作為節點 SWA的電流路控。舉例而言，通過節點的電 流可經由電晶體N7-1。 寫入字元線WWL亦與電晶體N3與N4相連接，而 電日曰體N3與N4又分別與寫入位元線WBL與WBLB相 〇503-A35580TWF/Mull 201214432 連接。例如寫入字元線WWL-1與電晶體N3-1及N4-1 的閘極相連接，而寫入字元線WWL-J與電晶體N3-J及 N 4 - J的閘極相連接，以此類推。 每對電晶體N3與N4皆與相對應的一對寫入位元線 WBL與WBLB相連接。例如電晶體N3-1與N4-〗之源極 與相對應的一對寫入位元線WBL-1與WBLB-1相連接， 而電晶體N3-J與N4-J之源極與相對應的一對寫入位元 線WBL-J與WBLB-J相連接，以此類推。記憶體單元11 0 之J個寫入埠中電晶體N3的汲極與記憶體單元〗10的儲 存節點之一相連接，同時記憶體單元110之J個寫入埠 中電晶體N4的汲極與記憶體單元110的另一儲存節點相 連接。例如與記憶體單元110-1-1相連的J個寫入埠中， 電晶體N3-1至N3-J與記憶體單元110-1-1的節點NOB 相連接，而與記憶體單元110-1-1相連的J個寫入埠中， 電晶體N4-1至N4-J與記憶體單元110-1-1的節點NO相 連接。
當一寫入埠被選取，作為寫入記憶體單元110之用 時，相對應的寫入字元線WWL、電晶體N7、寫入位元 線WBL以及電晶體N3及N4被開啟。例如當寫入字元 線WWL-J開啟時，寫入字元線WWL-J將電路120-J中 的電晶體N7-J開啟。節點VSSWA將第R-1列中的記憶 體單元110耦合在一起，並以電晶體N7-J作為電流路 徑。寫入字元線WWL-J亦將電晶體N3-J與N4-J開啟。 同時，欲寫入的資料已置於對應的寫入位元線WBL-J與 WBLB-J上，隨後資料即經由對應的電晶體N3-J與N4-J 0503-A35580TWF/Mull 201214432 傳迗至郎點NOB與NO上。於部份瞢浐Μ由、卜 入埠的纪愔 __ 、Ρ知霄施例中，歿數個寫 旱^己隐體早το 11〇的寫入方式與單 的寫八方式類似。例如，寫入:二 的動作會使記憶體陣財同—列複數二 早7L進行寫入動作。 丨〜艰 =未被存取的記憶體列如第R_2列（未標示）卜 Η、I楚2列相連接的寫入字元線靠[2至WWL-J為關 才’ H2列相連接的電晶體N7_2至N7_J亦閉 =接Rr]相連接的二極體叫未標示)作為與。 f連接的二極體D_2節點VSSWA之—電流路徑，且j :點VSSWA帽提升彻，如前文所 減: =Γ實施例中’當某一列(如第R-1列)被存取時 ，、餘的列（如» R_2歹,j至第R_j列）則不被存取。 實二=露數個實施例。然而在不恃離發明精神及 貫知例之Μ，當可做出各種修改。例如，时所 ^參雜（Ν型或ρ型）之電晶體僅為示意之用，實施例之用 ，並非限制電晶體的摻雜類型’因電晶體摻雜類型乃設 I:::故其摻雜類型選擇的變化仍屬於本發明實 前文所述各種邏輯準位（高或低）亦作為示意之用 施H中之開啟/關閉並未限以权之準位，選擇準位亦屬 ；十上的考里。各個電晶體與二極體，如電晶體Ν7、 Ν8 ’二極體D等’功能如同開關元件。因此，開關、開 關電ί、Λ件、網絡料可用以取代電晶體及/或二極體。 Ρ伤κ施例中之電路包括一列複數個記憶體單元， 0503-A35580TWF/Mull 22 201214432 至少一寫入本；& „ 字元線以及：婁=二T寫入辅助電路與至少-寫入 路包括憶體單元搞合。其中該寫入辅助電 至少一第：v二以及至少-第二電流路徑，上述 :入字…之-寫入字元線。上述至 t之一寫入字元線被設定 寫入子7C線 元運作於一第_模式；述列设數個記憶體單 一列稷數個記憶體單元運 田上以 少-第-雷-政〜 杈式時選擇上述至 弟一电抓路徑中之一第二電流路徑。 部份實施例中之電路包括一列 至少-讀取字元線，至少—複數個讀取電路=:， =買取辅助電路。上述至少—複數個讀取電 = 數個讀取電路對應至上 中之一複 上述至少3取本-2列複數個記憶體單元。其中 ^靖取子兀線中相對應之一 至少一讀取辅助電路中相對庳 括取 、.、，、上述 述至>、-複數個讀取電路中—複數 〃 以與相對應之-讀取電路耦合。上述一列： :元中之-記憶體單元與相對應之該讀取，體 ^之該讀取字元線被設定為當該記憶_ = ==式時，應之該讀取輔助電路操:二 士 _式’且“亥記憶體單元操作於一第二記 4將相對應之該讀取輔助電路操作於_第二輔助模。果； 部份實施例令-電路包括一列複單 -寫入字元線，-寫入辅助電路 ：：早 仓、山馬八稀助電路盘分
·.‘、子兀線以及與上述—列複數個記憶體單元輕合^ 0503-A35580TWF/MU.I 201214432 第一節點耦合，一 _ 數個讀取電路巾相l ’獲數個讀取電路’該複 數個記憶體單以―Hr取電路對應於上述一列複 輔助電路，與該讀取字之記憶體單元，以及-讀取 輕合之-第二節_合。線以及與上述複數個讀取電路 上述方法揭露數個示範步驟’但這些步驟並 颂序’且各步驟在不#離發明精神及實施例範.之下疋 有增加、取代、更序、及/或刪除的可能。 ， 〇503-A35580TWF/Mull 24 201214432 【圖式簡單說明】 本發明所揭露之實施 輕易理解。糞剎位哗、、，、田節搭配以下圖式解說應可 ^ ^ j 5¾ $n ® i 明的技術特徵及優點。σ圖式與解說，可凸顯本發 第1圖為-範例電路 第2圖為描繪第：：思圖，包含部份實施例。 第3圖為描綠第 包路進行讀取動作的流程圖。 第4圖為一電拉/ f路進行寫入動作的流程圖。 單元有I個鳴意圖，描繪第1圖中的記憶體 早4個,買科’根據部份實 第5圖為一電路 巧土数 Μ. π ^ Τ ^ ^ t不思圖，描繪第1圖中的記憶體 早兀有J個讀取埠，舺诚 W士部份實施例，J為-正數。 ” 一相同的符號代表相同的元件。 【主要元件符號說明】 ]00〜範例電路； no〜記憶體單元； 115 115-1、115-1〜讀取電路； 120、120-J〜寫入輔助電路； 130' 130-1 > no τ 〜讀取輔助電路； 200〜流程圖； 210-250〜步驟； 300〜流程圖； 320-340〜步驟； Ν1-Ν8〜Ν型金氡半場效電晶體； N3(l)、N4(l)、N7(l)〜Ν型金氧半場效電晶體； N3(J)、N4(J)、N7(J)〜Ν型金氧半場效電晶體； 0503-A35580TWF/Mull 25 201214432 N5(l)、N6(l)、N8(l)〜N型金氧半場效電晶體； N5(I)、N6(I)、N8(I)〜N型金氧半場效電晶體； NO~節點； NOB〜節點； P1-P2〜P型金氧半場效電晶體； RBL〜讀取位元線； RWL〜讀取字元線； VSSRA、VSSRA-1、VSSRA-I〜節點； VSSWA〜節點； WBL、WBL-1、WBL-J〜寫入位元線； WBLB、WBLB-1、WBLB-J〜寫入位元線； WWL、WWL-1、WWL-J〜寫入字元線。 0503-A35580TWF/Mull 26
Claims (1)
- 201214432 七 申請專利範圍： 二丨種f備列式寫入輔助電路之記憶體電路，包括 列複數個記憶體單元； 至少一寫入字元線；以及 -寫入輔助電路與上述至少一 一列複數個記憶體單_合，其中：子7"線以及上地 該寫入辅助電路包括一 二電流路徑，上述？,,、笛“痛以及至少-第 對庫至上…一第二電流路徑中之-電流路徑 對應少—寫人字元線中之—寫 上述至少一寫宝 子凡、.泉，u及 當上述一列葙I彻 "之一寫入字元線被設定為 該第；?於-第-模式時選擇 於一第二模式時選擇上述至少一 體車元運作 二電流路徑。 電机路徑中之一第 2.如申請專利範圍第】 電路之記憶體電路，其中··貞所敎具襟列式寫入輔助 該第一電流路徑由一二雕 之一端與上述一列複數個 版 >成，其尹該二極體 、幻稷數個记憶體單元耦合丨 上述至少一第二電流路 N型全氧丰妒呀+曰 中之該第二電流路徑由— I孟虱+ %效電晶體所形 ^工田 體之一汲極與上述一列複 μ '金氧半場效電晶 型全氧本4 + 個§己憶體單元耦合，且兮λτ 電晶體之1極與上 笮之一寫入字元線耦合。 馬入子兀線 3·如申請專利範圍第2 電路之記憶體電路，&之具備列式寫入輔助 Ά亥第-電流路徑及上述 〇503-A35580TWF/Mull 4 弟一 201214432 流路徑之一或兩者由一開關 述一列複數個記憶體單元輕合斤化成’相關之1與上 4. 如申請專利範圍第丨項所 電路之記憶體電路，其中該寫入輔助電路助 一電流路徑以及上述至少—第 、切’與該第 被提升一電壓值。 弟—電机路從耦合之一節點 5. 如申請專利範圍第4項所述之且 電路之記憶體電路，其中該被提升之入輔助 體兩端的電壓差。 電奚值為一二極 如申。月專利範圍第j項所述之具備列 電路之記憶體電路，其中更包括. 寫入辅助 至少一讀取字元線； 至少一組複數個讀取電路，上述 取電路中之複數讀取電路的一部份對 個讀 個記憶體單元；以及 …上述一列複數 至少一讀取輔助電路， 之一讀取輔助電路i…上述至>、一頡取辅助電路令 :取補助電路與軸合，該節點與 取電路的一部份耦合。 玟锼數5貝 7.種：備列式讀取輔助電路之記憶體電路 一列複數個記憶體單元； 已括. 至少一讀取字元線； 至少一組複數個讀取電 取電路中之-組複數個敗述至。、一組複數個讀 記憶體單n及 電路對應至上述一列複數個 0503-A35580TWF/Mull 28 201214432 至少一讀取輔助電路；其中 ,+、上述至少—讀取字元線中相對應之“取〜 上述至少-組讀取辅助電路 ：取予元線與 以及上述至少'组複數個讀取電路;取，電路 電路麵合，藉此與相對應之-讀取電路數個讀取 上述一列複數個記憶體單元中之 轉… 對應之該讀取電路耦合；以及 。隐體早兀與相 相對應之該讀取字元線被 作於一第一 9掊π々士 巧田成口己个忍體早7L操 ¥ 式時將相對應之該讀取辅 :-第-輔助模式’且當該記憶體單元操作 ： 憶模式時將相對庫之兮β U 、 弟一 S己 模式。輔助電路操作於—第二輔助 8.如申請專利範圍第7 電路之記憶體電路，其中： 項所述之具備列式讀取輔助 相對應之該讀取輔助電路包括—第—Ν型金氧 效電晶體’該第-Ν型金氧半場效電晶體有—第一問 極，一第一汲極，以及一第一源極； 相對應之該讀取f路包括—第二Ν型金氧半場效電 晶體以及-第三Ν型金氧半場效電晶體，該第型金 氧半場效電晶體有一第二閘極，一第二汲極，以及一第 二源極，且該第三Ν型金氧半場效電晶體有一第三閘 極，一第三汲極，以及一第三源極； 相對應之該讀取字元線與該第一閘極以及該第二閘 極耦合； 該第一汲極與該第三源極耦合； 〇503-A35580TWF/Mull 29 201214432 閘極與該記憶體單元之一節點耦合； ^第二汲極與該第二源極耦合丨以及 該第二沒極與一讀取位元線耦合。 電路之範二第8項所述之具備列式讀取輔段 被設定為其中該第一N型金氧半場效電晶儀 ’、田目+應之該讀取輔助電路運 模式時開啟，且去如料腐± 辅且义 辅助模式時_ 11取辅助電路運作於該第二 路，1包0括—種具備列式讀取及寫入輔助電路之記憶體電 一列複數個記憶體單元； 一寫入字元線； :及與::：:：=:::== 该複數個讀取電路中相對應之一 列複數個記憶體單元中一相對應 一讀取字元線； 複數個讀取電路， 讀取電路對應於上述_ 之記憶體單元；以及 一讀取辅助電路， 個讀取電路耦合之—第 與該讀取字元相及與上述複數 二節點耦合。 0503-A35580TWF/Mull 30
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