201201213 六、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體。 【先前技術】 半導體S己憶體已曰益普遍地在各種電子裝置中使用。舉 例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相 機、個人數位助理、行動計算裝置、非行動計算裝置及其 他裝置中。t可抹料程式化唯讀記憶體（EEPR0M)及快 閃記憶體即在最受歡迎的非揮發性半導體記憶體之中。虚 傳統的全功能型EEPR〇M相比，可藉助快閃記憶體（其亦係 -種類型之EEPROM)在—個步驟中抹除整個記憶體陣列或 記憶體之一部分中之内容。 傳統EEPROM及快閃記憶體兩者皆利用一浮動間極，將 該浮動閘極定位於-半導體基板中之一通道區上面並與該 通道區絕緣。將該浮動閘極定位於源極區與沒極區之間。 -控制閘極提供於浮動㈣上方，並與該浮㈣極絕緣。 如此形成之電晶體之臨限電壓（vth)係由該浮動間極上所保 留之電荷量控制。亦即，在導通電晶體以准許其源極與汲 極之間的傳導之前必須施加至控制閘極之最小電壓量係由 浮動閘極上之電荷位準控制。 由於市場壓力，總是需要較快速程式化及減少功率消 耗。 【發明内容】 在一非揮發性儲存系統中提供較快速二進制程式化及減 153509.doc 201201213 少功率消耗
，一程式化操作通常包含— 數目個程式化-驗證反覆，其等經執行直至一組儲存元件 中之所有或一足夠部分已完成程式化為止。通常，每—程 式化·驗證反覆包含其中將一程式化脈衝施加至-叙儲存 元件之一程式化階段，及其令經由相關聯位元線針對選定 之儲存元件執行-感測操作之—驗證階段。隨感測操作之 部分及感測模組與-管理電路之間的一後續資料傳送，將 該等位元線充電及然後放電。在—後續程式化_驗證操作 之程式化階段中，儲存元件中之已完成程式化之某些儲存 疋件將使其位元線升至抑制程式化之一抑制位準。可获由 避免針對受抑制之儲存元件降低及升高位元線電壓之:循 環來實現減少功率消耗。替代地，位元線電壓在資料傳送 期間可係浮動的，謂後在後續程式化.驗證操作之 化階段中被驅動至抑制位準。 在另-態樣中’在其中儲存元件以兩個資料狀態卜已 抹除狀態及一經程式化狀態）中之一者儲存資料之一非揮 發性儲存系統中可減少程式化時間。基於寫入資料，將每 4測模組中之一資料節點針對欲維持於一已抹除狀態下 之一儲存元件初始化至「〇」’且針對欲程式化至經程式化 ::之一儲存元件初始化至Γ1」，且然後在完·成程式化時 .至〇」。管理電路在每一程式化-驗證操作中執行感 ，模組，-掃描以判定是否已完成程式化。藉由基於目標 資料狀態初始化感測模組’使管理電路消除存取寫入資料 153509.doc 201201213 以判定-「G」是否表示已針對其完成程式化之—儲存元 件或處於已抹除狀態下之一儲存元件之需要。 【實施方式】 接下來論述可詩提供錄速程式化及減少功率消耗之 -實例性記憶體系統。圖丨錢用單個列/行解碼器及讀取/ 寫入電路之-非揮發性記憶體系統之一方塊圖。該圖圖解 說明根據-項實施例具有用於並行讀取及程式化储存元件 之-頁之讀取/寫人電路之—記憶體裝置196。記憶體裝置 96可已s個或夕個δ己憶體晶粒198。記憶體晶粒198包 3儲存元件之一維5己憶體陣列15 5、控制電路11 〇及讀取/ 寫入電路165。關於圖4進一步論述記憶體陣列155。 在某些實施例中’儲存元件陣列可係三維的。記憶體陣 列155可藉由字線經由一列解碼器13〇及藉由位元線經由一 仃解碼器160來定址。讀取/寫入電路165包含多個感測區 塊100且允許並行讀取或程式化儲存元件之一頁。通常， 一控制器150係包含於與一個或多個記憶體晶粒丨98相同之 記憶體裝置196(例如，一可抽換儲存卡）中。經由線12〇在 主機與控制器150之間及經由線丄丨8在控制器與一個或多個 5己憶體晶粒19 8之間傳送命令及資料。 控制電路110與讀取/寫入電路165協作以在記憶體陣列 155上執行記憶體操作，且包含一狀態機112、一晶載位址 解碼器114及一功率控制模組116。狀態機112提供記憶體 操作之晶片級控制。晶載位址解碼器114在由主機或一記 憶體控制器所使用之位址與解碼器13〇及16〇所使用之硬體 153509.doc i 201201213 位址之間提供一位址介面。功率控制模組u 6控制在記憶 體操作期間供應至字線及位元線之功率及電壓。 在某些實施方案中，可組合圖1之組件中之某些組件。 在各種設計中’可將除記憶體陣列1 55外之該等組件中之 一者或多者（單獨或以組合方式）視為一控制電路。舉例而 言，一個或多個控制電路可包含以下各項中之任一者或一 組合：控制電路110、狀態機112、解碼器丨丨4/16〇、功率控 制件116、感測區塊1 〇〇(包含圖2中之處理器192)、讀取/寫 入電路165及控制器150等。關於圖2進一步論述感測區塊 100。 在另一實施例中，一非揮發性記憶體系統使用雙列/行 解碼器及讀取/寫入電路。由各種周邊電路對記憶體陣列 155之存取係在該陣列之相對側上以一對稱方式實施，以 使得每一側上之存取線及電路之密度減小一半。因此，將 該列解碼器分裂成兩個列解碼器且將該行解碼器分裂成兩 個行解碼器。類似地，將讀取/寫入電路分裂成自陣列155 之底部連接至位元線之讀取/寫入電路及自陣列155之頂部 連接至位70線之讀取/寫入電路。以此方式，使讀取/寫入 模組之密度實質上減小一半。 圖2係繪示一感測區塊之—項實施例之一方塊圖。將一 個別感測區塊⑽分割成一個或多個核心部分(稱為感測模 組180或感測放大器），& —共同部分（稱為一管理電路 190)。在-項實施例中，將存在用於每—位元線之一單獨 感測模組刚及用於-組多個（例如四個或八個）感測模組 153509.doc 201201213 180之一個共同管理電路19〇。一群組中之該等感測模組中 之母一者經由資料匯流排172與相關聯之管理電路通信。 因此，存在與一組儲存元件之該等感測模組通信之一個或 多個管理電路。 感測模組180包括感測電路17〇，該感測電路判定一所連 接位7L、線巾之—傳$電流是高於或是低於一預定臨限位 準。感測模組180亦包含一位元線鎖存器182，該位元線鎖 存器用於設定所連接位元線上之一電壓條件。舉例而言， 鎖存於位元線鎖存器182巾之—預定狀態料致該所連接 位疋線被拉至指定程式化抑制之一狀態（例如，15至3 V)。作為-實例，FLG=G之—值（見圖3)可抑難式化，而 FLG=1不抑制程式化。 管理電路⑽包括-處理器192、—組資料鎖存器194及 耦合於該組資料鎖存器194與資料匯流排12〇之間的一 介面196°處理㈣2執行計算，諸如判定儲存於所感測之 儲存元件中之資料且將所判定 j疋之貢科儲存於該組資料鎖存 器中。該組資料鎖存器！ 94用 用.於儲存在一讀取操作期間由 處理器192判定之資料位元， 且儲存在一程式化操作期間 自資料匯流排120匯入之眘袓办一 又貧#位兀。所匯入之資料位元表 不意欲被程式化至記憶體中之寫人資料q/Q介面196在資 料鎖存器194與資料匯流排12〇之間提供一介面。 在5賣取期間，該系統之接从及# 现之細作係處於狀態機112之控制 下’該狀態機控制向經定址 之儲存兀件供應不同控制閘極 電麈。在感測模組1 8 〇步進诵禍料處+人 延逋過對應於記憶體所支援之各 153509.doc 201201213 種。己隐體狀態之一或多個各種預定義控制閉極電壓時，其 可在此等電壓中之一者下跳脫且將經由匯流排172將-輸 出自感測模組180提供至處理器192。於彼時，處理器Μ 藉由考量感測模組之跳脫事件及關於經由輸入線193自狀 態機施加之控制閘極電壓之資訊來判定所得記憶體狀態。 然後該處理器計算該記憶體狀態之二進制編碼且將所得資 料位元儲存至資料鎖存器194中。在另一實施例中，位元 線鎖存盗1 82起到兩個職責：既作為用於鎖存感測模組刚 之輸出之一鎖存器，且亦作為如上文所闡述之-位元線鎖 存器。 某些實施方案可包含多個處理器192。在一項實施例 中，每-處理器192將包含-輸出線（未繪示）以使得該等輸 出線中之每—者係線「或」連接在—起。在某些實施例 令’該等輸出線在連接至線「或」線之前被反轉。此組態 ，程式化驗證過程期間快速判定該程式化過程何時已 完成，此乃因正接收線「或」之狀態機可判定正被程式化 之所有位元何時已達到期望之位準。舉例而言，當每一位 疋已達到其期望之位準時’將向線「或」線發送彼位元之 一邏輯〇(或反轉一資料U當所有位元輸出-資料0(或垣反 轉之-資料υ)時，則狀態機知曉將終止該程式化過程。由 於每一處理器與八個感测模組通信，因此該狀態機需要讀 取線或」線八次’或將邏輯添加至處理器以累加相 關^位元線之結果以使得該狀態機僅需讀取該線「或」線 -人。類似地，藉由正禮地撰挥溫姑 >、准 作也選擇邏輯位準，該整個狀態機 153509.doc -9- 201201213 可偵測第一位元何時改變其狀態且相應地改變演算法。 在程式化或驗證操作期間，將欲程式化之資料（寫入資 料）自資料匯流排120儲存於該組資料鎖存器194中。受該 狀態機控制之程式化操作包括施加至經定址之儲存元件^ 控制閘極之-系列程式化電壓脈衝。在每一程式化脈衝之 後進行-回讀(驗證)’以判定是否已將該儲存元件程式化 至期望之記憶體狀態。在某些情形下，處理器192相對於 期望之3己憶體狀態來監視所回讀之記憶體狀態。當兩者一 致時，處理器192設定位（線鎖存器182，以致使將該位元 線拉至指定程式化抑制之—狀態。此阻止輕合至該位元線 存兀件又到進步程式化，即使在程式化脈衝出現於 其控制閘極上時。在其他實施例中，處理器首先載入位元 線=，器182且感測電路在驗證過程期間將該位元線鎖存 /定為抑制值。在本文所論述之—減少程式化時間技 術中：處理器192無需相對於期望記憶體狀態監視回讀記 隐體狀態’或者存取或參考資料鎖存器中之寫入資料。 =鎖存器堆叠194針對每—感測模組含有__資料鎖存 堆疊。在一項實施例中，每-感測模組18〇存在三個資 ::存器。：某些實施方案中，將該等資料鎖存器實施為 次:位暫存益以使仲將儲存於其中之並行資料轉換為用於 貝料匯流排120之串列資料， 棘女_ 貧枓且反之亦然。可將對應於m個 件之讀取/寫入區塊之所有資料鎖存器鍵接在一起 以形成一區塊移位暫在哭 #山 暫存器’以使得可藉由串列傳送來輸入 或輸出一資料區塊。特定而言，讀取/寫入模組之記憶體 J53509.doc 201201213 庫經調適以使得其一 ㈣入η 、·且資枓鎖存裔中之每-者將依序將資 宜或移出資料匯流排’仿佛其等係用於該整個讀取， 寫入區塊之―移位暫存器之部分-般。 曰圖3繪不圖2之感測模組18〇之一個實例性實施方案。大 1感測模組（例如’—平面内之64 κ個感測模組）通常接收 八同控制4號，且存取—或多個共同電力供應。每一感測 模組包含接收諸如BLX、BLC、CLK、咖、lc〇及⑽等 等之控制信號之電晶體。可在管理電路中回應於狀態機 112由處理器192提供此等控制信號。針對某些控制信號， 可以時間多方式定址個別《測模組。舉例而言， RSB[3:〇]指示可將此控制信號獨立地提供至與（例如）一共 同管理電路相關聯之四個單獨感測模組。此外，可將專用 於一感測模組之資料值維持於一感測模組中。此等包含 FLG、INV、LAT、INT、MUX ' SEN及 COM。 大體而言，每一感測模組包含與一各別位元線390通信 之一感測節點354，且每一位元線與一記憶體陣列中串列 連接之儲存元件中之一各別鏈（諸如NAND串392)相關聯。 此外，一FLG路徑或節點328提供由一管理電路組態之一 資料節點。在一減少程式化時間技術中，FLG節點328僅 需在一程式化操作之開始處而非在每一程式化_驗證反覆 中由管理電路組態。在另一方法十，在每一程式化-驗證 反覆中由管理電路組態FLG節點328。 於一位元掃描操作中，管理電路促使感測模組將表示 FLG節點之值的資料提供至管理電路。舉例而言，可提供 153509.doc 201201213 FLG值本身。在另一可能方法中，可經由ICO及NCO電晶 體將在INV節點330處之值（其係FLG之反轉）自感測模組傳 遞至管理電路。因此管理電路可讀取FLG節點之值。於某 些情形中，管理電路比較FLG(或可自其導出FLG之另一 值，諸如INV)與儲存於其資料鎖存器中之寫入資料以判定 是否已針對與感測模組相關聯之儲存元件完成程式化。此 比較可涉及由處理器192使用資料鎖存器194中之資料執行 之邏輯操作及來自感測模組處之感測操作之一結果。 舉例而言，所繪示之電晶體可包含η型金屬-氧化物-半 導體場效電晶體（MOSFET)及部分絕緣之場效電晶體 (PiFET)。大體而言，感測模組180包含一感測部分337、 一 FLG鎖存器302及一 LAT鎖存器376。FLG鎖存器302將 FLG節點328設定至高或低。節點304及306接收一電力供 應Vdd。舉例而言，Vdd可係約1.5至2_5 V。STF電晶體308 及FRB電晶體3 1 0接收適當的控制信號以提供期望之FLG位 準。於此實施方案中，STF電晶體308係一 PiFET，且用於 將其識別為一 PiFET之符號係在圖3中用於別處以識別其他 PiFET。而且，FRB電晶體310係一 nMOS，且用於將其識 別為一 nMOS之符號係在圖3中用於別處以識別其他 nMOS。 一電晶體305之一閘極連接至一接地路徑之一電晶體 3 12。類似地，一電晶體307之一閘極連接至一接地路徑之 一電晶體314。 在FLG高（FLG=1)時，一電晶體322係不導電的。在 153509.doc -12- 201201213 FLG=0時，電晶體322係導電的，且將一電力供應終端320 耦合至一FLA電晶體324 » 一 NCO電晶體334將用於資料之輸入及輸出之一 MUX路 徑33 6連接至一感測匯流排（SBUS)。一 ICO電晶體332控制 INV路徑330是否與MUX路徑336通信。一FC0電晶體326 控制在NSEN及STR係導電的時FLG路徑328是否與MUX路 徑336及SEN節點354通信。 一重設或RSB電晶體318控制一電力供應節點316是否與 FLG路徑328通信。 在LAT鎖存器376中，在路徑362上將一值LAT設定至高 或低。路徑364上之INT係LAT之反轉。節點366及369接收 Vdd。STL電晶體372及PRS電晶體374接收適當之控制信號 以提供期望之LAT位準。電晶體368之一閘極連接至一接 地路徑之一電晶體373。類似地，電晶體370之一閘極連接 至一接地路徑之一電晶體375。 一 LCO電晶體344控制LAT路徑362是否與MUX路徑336 通信。一 LRS電晶體346控制INT路徑364是否與MUX路徑 336通信。 在一驗證或讀取操作期間使用之感測部分337包含一感 測路徑或節點354、控制該感測路徑是否與COM路徑382通 信之一 ΧΧ0電晶體356、控制該感測路徑是否與一電力供 應節點338通信之一HLL電晶體340、及控制該感測路徑是 否與MUX路徑336通信之一 H00電晶體342。H00及HLL電 晶體可分別用於鎖定或不鎖定感測。SEN路徑354耦合至 153509.doc -13- 201201213 一 NSEN電晶體360之一控制閘極，且一 STR電晶體358控 制電晶體360是否與MUX路徑336通信。在一節點388處將 一時鐘CLK信號提供至一動態電容器384 » 一 BLY電晶體352控制MUX路徑336是否與COM路徑382 通信，而一 BLX電晶體350控制COM路徑382是否與一電力 供應節點348通信。BLC電晶體378及BLS電晶體380控制 COM路徑382是否與位元線BLI 390通信。BLC係在感測期 間打開以允許SEN放電至位元線内之一低電壓電晶體。 BLS係一高電壓電晶體。位元線390可與一或多個NAND串 通信。一實例性NAND串392包含一汲極選擇閘極SGD 394、儲存元件395、396、…、397(舉例而言，其控制閘 極分別與字線WL63、WL62、…、WL 0通信）、及與一源極 線399通信之一源極選擇閘極SGS 398。 大體而言，一讀取操作設計將諸如Vra、Vrb或Vrc之一 控制閘極電壓施加至NAND串392中之一選定儲存元件。一 驗證操作設計將諸如Vva、Vvb或Vvc之一控制閘極電壓施 加至一選定儲存元件。該控制閘極電壓可經由一對應字線 同時施加至對應之多個NAND串中之多個選定儲存元件。 在一個可能方法中，每一 NAND串可具有一各別感測模 組。NAND串392及其他NAND串中之其他未選定儲存元件 之控制閘極電壓升至足以使未選定之儲存元件導電之一位 準（稱為一讀取通過位準）。藉助所施加之控制閘極電壓， 感測模組180經控制以經由一各別位元線與選定之儲存元 件通信以判定該儲存元件之狀態。通常’可判定該選定儲 153509.doc • 14， 201201213 存器之一導電或不導電狀態。 在一個可能的實施方案中，HLL電晶體340在其控制閘 極處接收一電壓Vhl卜該控制閘極將感測節點354之一初 始電壓位準設定為VhU-Vth，其中vth係HLL電晶體340之 一臨限電壓。實質上’該HLL電晶體允許在節點338處之 供應電壓Vdd之一部分到達感測節點。因此hll電晶體340 可被視為一電壓設定電晶體^施加至感測節點之電壓被視 為提供感測節點之一預充電。此時’藉由以一不導電狀態 提供ΧΧ0電晶體356來不允許感測節點與位元線39〇通信。 隨後，降低Vhll以使得HLL電晶體340變得不導電，且感測 節點與供應節點338斷開。使BLX電晶體350導電以將節點 348處之Vdd提供至BLC電晶體378，且BLC電晶體之一閘 極經控制以將Vdd之一部分傳遞至位元線39〇，因此預充電 該位元線。BLC係一位元線箝位電晶體，乃因其根據Βΐχ 之控制閘極電壓對位元線電壓進行箝位。 ΧΧ0電晶體356被控制在一導電狀態下，以使得感測節 點354與位元線39〇通信。SGS電晶體398亦被控制在一導 電狀態下，以使得在選定之儲存元件處於一導電狀態下之 情況下感測節點可將未選定之儲存元件放電至位元線中， 及將選定之儲存元件放電至源極線399。在選定之儲存元 件係處於一非導電狀態下之情況下，感測節點將不明顯地 放電。 在ΧΧ0電晶體356係導電的時，經由BLX電晶體35〇自節 點348至位元線390之一路徑亦係導電的。節點348係在比 153509.doc 15 201201213 感測節點高之-電壓處’因此來自感測節點之電流將朝向 位元線流動直至感測節點降至低於某一位準為止。一旦感 測節點低於BLX電壓，則將不存在通過χχ〇電晶體35~6流 動至位元線390之任何更多電流。替代地’來到位元線之 所有電流將係來自BLX電晶體35〇。注意，CLK信號係接 地的。因此，在一個可能方法中，該感測節點之一放電時 間週期在使得ΧΧ0電晶體356導電時開始，且在使得χχ〇電 晶體不導電時結束。 在放電開始之後的一預定感測時間處，感測該感測節點 以判疋其電壓。在FLG處，基於該感測節點位準自該感測 節點鎖存資料。在一個可能方法中，NSEN電晶體36〇執行 此任務。在感測節點電壓高於NSEN電晶體36〇之臨限電壓 之情況下，NSEN電晶體3 60將係處於一導電狀態下。此意 指感測節點之放電係不明顯的，且可斷定該選定儲存元件 係處於一不導電狀態下。另一方面，在感測節點電壓位於 NSEN電晶體360之臨限電壓處或低於該臨限電壓之情況 下，NSEN電晶體360將係處於一不導電狀態下。此意指該 感測節點之放電係明顯的，且可斷定該選定儲存元件係處 於一導電狀態下。NSEN電晶體360可因此被視為一電壓感 測電晶體。分別根據NSEN電晶體360是處於一導電狀態下 或是一不導電狀態下，將FLG設定至〇或1且經由匯流排輸 出至處理器192，分別指示該選定儲存元件係處於一不導 電狀態下或導電狀態下。舉例而言，將FLG節點328重設 至尚’且可使STR電晶體358及FC0電晶體326導電以嘗試 153509.doc •16· 201201213 翻轉 FLG鎖存 5| 302。A 1
, ° SNSEN 36〇導電之情況下可將FLG 〃器自1翻轉至〇 ’或在NSEN不導電之情況下不翻轉。 在-減少程式化時間技術中’在一程式化操作之一開始 处使乡且中之每一儲存元件處於已抹除狀態下。針對欲 維持於已抹除狀態下之每一儲存元件在程式化操作之一開 始處將FLG初始化或預設定至〇,且針對欲自已抹除狀態 i i &程式化狀態之每—健存元件初始化或預設定 至1。在程式化期間，針對欲維持於已抹除狀態下之儲存 疋件，FLG將維持為〇。針對達到已程式化狀態之每一儲 存元件，FLG將自丨翻轉至G。在針對欲程式化之健存元件 中之所有或幾乎所有（假設允許可藉由Ecc校正之已損壞儲 存7L件之-指定數目）FLG==〇時，管理電路可斷定已成功地 完成程式化。於此技術中，無需在每一程式化_驗證操作 之後將感測結果傳送至管理電路及其資料鎖存器，在管理 電路處執行比較感測結果與資料鎖存器令之寫入資料之邏 輯刼作，及將資料自管理電路傳送回至感測模組（以再新 FLG)以^日示是否應在下_程式化·驗證反|中程式化或抑 制該儲存元件。藉由避免此等資料傳送及邏輯操作，減少 程式化時間。管理電路可藉由檢查FLG(或INv)而非其資 料鎖存器來在每一程式化_驗證反覆中執行一位元掃描。 可在將程式化及/或驗證脈衝施加至儲存元件時執行此位 元掃描以使得無需額外時間。在下文關於圖7、圖％至圖 9c及圖1〇提供一減少程式化時間技術之進一步細節。 此外，可啟用該不鎖定模式以使得該位元線預充電路徑 153509.doc 201201213 (經由節點348、BLX、BLC及BLS)及感測節點預充電電路 (經由HLL)獨立於FLG節點資料。 圖3之電路係一感測模組之一個可能實施方案。其他實 施方案亦係可能的。 圖4繪示圖1中之記憶體陣列1 55中之NAND快閃記憶體單 元之區塊。該記憶體陣列可包含諸多區塊。每一實例性區 塊400、410包含若干個NAND串及各別位元線（例如， BL0、BL1、…），其等在該等區塊間係共用的。每一 NAND串在一個端處連接至一汲極選擇閘極（S(3D)，且該 等汲極選擇閘極之控制閘極經由一共同SGD線而連接。該 等NAND串在其另一端處連接至一源極選擇閘極，該源極 選擇閘極又連接至一共同源極線420。六十四個字線（舉例 而言’ WL0至WL63)在源極選擇閘極與汲極選擇閘極之間 延伸。 亦可使用除NAND快閃記憶體以外之其他類型之非揮發 性記憶體。舉例而言，可用於快閃EEPROM系統令之另一 類型之s己憶體單元利用一不導電電介質材料代替一導電浮 動閘極來以一非揮發性方式儲存電荷。由氧化矽、氮化矽 及氧化矽（「ΟΝΟ」）形成之三層式電介質夾於一導電控制 閘極與該記憶體單元通道上面之一半導電基板之一表面之 間。藉由將電子自單元通道注入至氮化物中來程式化該單 元，其中電子被陷獲並儲存於一受限區中。然後，此儲存 電荷以一可偵測之方式改變單元通道之一部分之臨限電 壓。藉由將熱電洞注入至氮化物中來抹除該單元。可以— 153509.doc -18- 201201213 皁元，其中一經摻雜多晶矽閘極 部分上方延伸以形成一單獨選擇 分裂閘極組態提供一類似單元， 在該記憶體單元通道之一部分』 電晶體。 在另方法中，使用NR〇M單元。舉例而言，將兩個位
極與;及極擴政部之間的通道延伸。一個資料位元之電荷定 位於毗鄰於汲極之電介質層中，且另一資料位元之電荷定 位於毗鄰於源極之電介質層中D藉由單獨讀取電介質内之 空間分離電荷儲存區之二進制狀態來獲得多狀態資料儲 存。亦已知其他類型之非揮發性記憶體。 圖5a繪示四位階記憶體裝置中之一組實例性臨限電壓分 佈，該四位階記憶體裝置亦稱為一多位準裝置，乃因將多 個位元儲存於每一儲存元件中。每一儲存元件儲存N=2個 資料位元，且存在2N=4個資料狀態。針對已抹除（E狀態） 儲存元件提供一第一臨限電壓分佈5〇〇，而臨限電壓分佈 502、504及506分別表示已程式化狀態a、b及c。在一項 實施例中’ E分佈中之臨限電壓為負，而a、b及c分佈中 之臨限電壓為正。 每一不同之臨限電壓範圍皆對應於該組資料位元之預定 值。經程式化至儲存元件中之資料與該儲存元件之臨限電 壓位準之間的具體關係相依於針對儲存元件所採用之資料 編碼方案。雖然顯示四個狀態，但亦可使用包含包含多於 或少於四個狀態之彼等多狀態結構之其他多狀態結構。 亦提供三個讀取參考電壓Vra、Vrb及Vrc用於自儲存元 153509.doc -19· 201201213 件讀取資料。藉由測試一給定儲存元件之臨限電壓是高於 或是低於Vra ' Vrb及Vrc，該系統可判定儲存元件所處之 狀態（例如，程式化狀況）。 進一步地，提供三個驗證參考電壓Vva、Vvb及Vvce當 將儲存元件程式化至狀態A、B或c時，系統將分別測試彼 等儲存元件是否具有大於或等於Vva、Vvb或¥〜之一臨限 電壓。已知包含單遍式及多遍式方案之各種程式化方案。 如所提及，可提供四個、八個、十六個或甚至更多個資料 狀態。大體而言，在存在2N個狀態時使用2n“個感測位 準。 圖5b繪示在四位階記憶體裝置中之一程式化操作期間施 加至健存元件之控制閘極之一電壓波形。該波形或脈列包 含程式化脈衝510、514、516、518及520.··、及每一程式 化脈衝之間的一組驗證脈衝，包含實例性驗證脈衝5 12， 諸如Vva、Vvb及Vvc。舉例而言，該等程式化脈衝可係振 幅固定的，或其等可以一固定或變化之步長來步進。在施 加每一驗證脈衝時，針對欲程式化至與該驗證脈衝相關聯 之一特定目標資料狀態之選定儲存元件執行一感測操作， 以相對於驗證電壓評估該儲存元件之Vth。 在一項實施例中，程式化脈衝具有在諸如丨2 v之一起始 位準處開始且藉由針對每一連續程式化脈衝遞增（例如）〇 5 v直至達到（例如）20至25 v之一最大值為止來增加。在某 些實施例中，可存在針對欲將資料程式化至之每一狀態 (例如，狀態A、B及C)之一驗證脈衝。在其他實施例中， 153509.doc •20· 201201213 可存在更多或更少個驗證脈衝。舉例而言，最初可僅針對 狀態A提供驗證脈衝，然後針對狀態A及狀態B，且然後針 對狀態B及狀態C。波形可用於全位元線程式化期間，例 如，其中將偶數及奇數編號之位元線之儲存元件一起程式 化且一起驗證。或者可單獨地執行該驗證操作，例如，首 先針對偶數編號之位元線，且然後針對奇數編號之位元 線。 圖5c繪示在四位階記憶體裝置之一讀取操作期間施加至 儲存元件之控制閘極之一電壓波形。舉例而言，可施加諸 如Vra、Vrb及Vix之電壓。感測操作包含驗證及讀取操作 二者。 圖6a繪示在兩位階或二進制記憶體裝置中之一組實例性 臨限電壓分佈，該兩位階或二進制記憶體裝置亦稱為單位 階裝置，乃因每一儲存元件中儲存一個位元。分別地，— 第一臨限電壓分佈600提供用於已抹除（E狀態）儲存元件， 而臨限電壓分佈602表示一已程式化狀態（p狀態）。繪示— 讀取參考電壓Vr。藉由測試一既定儲存元件之臨限電壓是 高於或是低於Vr，該系統可判定儲存元件所處之狀態（例 如，程式化條件）。進一步地，繪示一驗證參考電壓Vv❶ 圖6b繪示在二進制記憶體裝置中之一程式化操作期間施 加至儲存元件之控制閘極之一電壓波形。該波形或脈列包 含私式化脈衝610、614、616、618及620…及在每一程式 化脈衝之間的一驗證脈衝，包含實例性驗證脈衝612，諸 如Vv。 153509.doc -21 · 201201213 圖&繪示在二進制記憶體裝置中之一讀取操作期間施加 至儲存7L件之控制閘極之一電壓波形。舉例而言可施加 Vr。 會示程式化操作。一程式化操作開始於步驟700 處。在步驟702處執行一程式化_驗證反覆。同時，或在該 程式化_驗證反覆之前或之後，該等感測模組之一或多個 管理電路可掃描該等感測模組（步驟704)以確定FLG之值， 如先刚結合圖3所論述。在決策步驟7〇6處，在步驟7〇4處 之掃描指示足純目個儲存元件已完成程式化之情況下， 則不執行進一步之程式化-驗證反覆，且該程式化操作在 步驟·處結束。在決策步驟7〇6為真之情況下，在步驟 702處執行下一程式化·驗證反覆。關於圖8a至圖8e及圖1〇 中之減少功率消耗技術及關於圖9a至圖9c及圖1 〇中之一 較快速二進制程式化技術來論述該程式化操作之進一步細 節。 .’ 圖8a繪示圖7之程式化操作之步驟7〇2之程式化_驗證反 覆之一實例性實施方案，其導致減少功率消耗。在步驟 798處，對於一第一程式化-驗證反覆，管理電路將藉助 FLG-1來初始化所有感測模組。在步驟8〇〇處執行一程式 化階段（對於更多細節，見圖8b)，在步驟8〇2處執行一驗證 階段（對於更多細節，見圖8c)，及在步驟8〇4處執行一資料 傳送階段（對於更多細節，見圖8e)，以在感測模組與一或 多個管理電路之間傳送資料。 圖8b繪示圖8a之步驟800之程式化階段之一實例性實施 153509.doc 22- 201201213 方案。在步驟810處，感測模組設定位元線以在FLG=0時 抑制程式化（例如，Vbl=l V)，或在FLG=1時不抑制程式化 (例如，Vbl=〇 V)。在步驟812處，記憶體晶片之功率控制 件116致使將—通過電壓Vpass施加至該等字線中之每一 者。在步驟814處，將Vpgm施加至選定字線。 圖8c繪示圖8a之步驟802之驗證階段之一實例性實施方 案。在步驟820處，藉由如關於圖3所論述使用BLC電晶體 對位το線進行箝位來將位元線預充電至一預充電位準，例 如1.5至3 V。在針對Blc電晶體Vth=l V之情況下， Vblc-2.5至4 V。在步驟822處，如關於圖3所論述，預充 電其FLG=1之感測模組之感測節點。步驟82〇及822可係至 J部分地同時。在步驟824處，將一讀取通過電壓 Pass施加至未選定字線，且將諸如Vra、¥比及¥^之一或多 個讀取電壓施加至選定字線。同時，在步驟826處，允許 將感測節點放電至位元線内。在步驟828處，在放電週期 結束時，相依於感測節點之位準，允許感測節點與資料節 點（例如’ FLG命點）通信。在感測節點已顯著地放電且係 低的之情況下’將FLG自丄翻轉至〇。否則，在該感測節點 尚未顯著放電且係高的之情況下FLG維持於丨處。 圖8d繪示圖8c之步驟826之感測節點放電過程之一實 例在一電流感測操作期間繪示固定電流之不同線。在一 個可此方法中’-感測模組藉由判定在感測節點處之一電 壓降（其係以AV=i·彻係與流動至位元線之—^電流相 關聯)來執行電流感測’其中在該感測節點(及位元 153509.doc 23· 201201213 線）處之電壓降，i係固定電流，t係一放電時間週期（其可 如本文所述適應性地設定），且C係預充電電容器384之電 容（圖3)。一較大電壓降表示一較大電流。舉例而言， △Vl=il.t/C，AV2=i2.t/C，Δν3=η·ί/(：及 AV4=i4.t/C，其 中△V1<AV2<AV3<AV4及il<i2<i3<i4。在放電週期結束 時’由於i及C係固定的，可判定一既定電流之Δν。在一 個方法中’ N S ΕΝ電晶體3 6 0用於相對於一劃分值或跳脫點 (其係電晶體360之臨限電壓）判定Δν之一位準。 作為對比’電壓感測不涉及感測與一固定電流相關聯之 一電壓降。替代地，電壓感測涉及判定電荷共享是否出現 於一感測電路中之一電容器與位元線之一電容器之間。電 流在感測期間係不恆定的。在選定儲存元件係導電的時幾 乎不出現或完全不出現電荷共享，於此情形中，電壓感測 模組中之電容器之電壓不顯著降低。在選定儲存元件係不 導電的時出現電荷共享’於此情形中，電壓感測模組中之 電容器之電壓顯著地降低。 四jit 现列棋組》j錯由電流位準判定選定儲存元件肩 於-導電狀態下或是不導電狀態下。大體而言，在選茨 存元件係處於一導電狀態下時將流動-較高電流(對肩 感測節點之—較大電壓放電），且在選定儲存元件係處 -不導電狀態下時將流動一較低電流或基本上不流動屬 (對應於感測節點之—較少電壓放電）。可斷定，在選定 存疋件分別係處於-不導電狀態下或-導電狀態下時， 選定儲存元件之—臨限電厘高於或低於-比較位準（詩 153509.doc •24· 201201213 一驗證位準或一讀取位準）。 圖8e繪示圖8a之步驟8〇4之資料傳送階段—电 貝例性實 施方案。在步驟83〇處，每一感測模組將感測資料（例如 FLG)發送至其相關聯管理電路。在步驟832處，管理電路 存取八Η料鎖存器以判斷是否意欲將感測模組之各別儲存 元件程式化到已抹除狀態以上。通常，資料鎖存器係藉： 識別一儲存元件之意欲資料狀態之寫入資料來初始化，且 隨程式化進行而更新以指示—儲存元件何時已達到該意欲 資料狀態及一抑制條件。該管理電路中之處理器可執行涉 及育料鎖存器及來自感測模組之讀取結果（FLG)之邏輯操 作，以判定該儲存元件何時已達到抑制條件或其他程式化 里程標。在某些情形中，可使用—快速程式化模式用
Vbi-o V)直至一儲存元件之Vth達到低於—目標資料狀態 之一目標驗證位準之一偏移驗證位準為止，其後使用一慢 速程式化模式（使用一升高之Vbl)直至該儲存元件之Vth= 到目標驗證位準為止，其後抑制程式化。於此情形中，資 料鎖存器亦可追蹤該儲存元件是處於快速或是慢速程式化 模式下。資料鎖存器中之位S值之不同組合可指示不同程 式化條件。 在步驟832處，三個選項係可能的。在—第一選項中， 在步驟834處，曾意欲程式化儲存元件，且flg=〇 ,此指 不儲存凡件已被程式化。結果，在步驟84〇處，管理電路 將貝料發送至感測模組以在下一程式化，證反覆中抑制 各別儲存元件之程式化。在一第二選項中，在步驟836 153509.doc -25- 201201213 處，未曾意欲程式化該儲存元件，且FLG=1 ’此指示如所 期望，尚未程式化該儲存元件。結果，後接續步驟84〇， 以使得感測模組在下一程式化_驗證反覆中繼續抑制各別 儲存元件之程式化。在一第三選項中，在步驟838處’曾 意欲程式化該儲存元件，且FLG=1，此指示該儲存元件尚 未被程式化。在步驟842處，管理電路將資料發送至感測 模組以允許在下一程式化-驗證反覆中程式化各別儲存元 件。 圖9繪示圖7之程式化操作之步驟7〇2之程式化_驗證反覆 之一實例性貫施方案作為對圖8之一替換，其減少程式化 時間。步驟900係關於一程式化操作之開始。對於一第— 程式化·驗證反覆，一或多個管理電路根據寫入資料針對 欲維持於已抹除狀態下之儲存元件藉助FLG=〇來初始化感 測模組，且根據寫入資料針對欲自已抹除狀態（E)程式化 至一進制程式化狀態（P)之儲存元件藉助flg=1來初始化感 測模組。在步驟902處執行程式化階段（如關於圖8b所論 述），且在步驟904處執行驗證階段（如關於圖8c所論述）。 圖10繪示與圖8a至圖8e之減少功率消耗技術及圖9之減 少程式化時間技術相關聯之時間線。該時間線針對一個程 式化-驗證反覆繪示一「驗證」階段之一部分〇〇至{14)、一 第一資料傳送階段（「xferl」）(tl4至tl9)及一第二資料傳 送階段（「xfer2」）(tl9至t20)。針對下一程式化·驗證操作 亦繪示一程式化階段（「程式化」）之一部分（t2〇至t25)。波 形繪示在圖3之感測模組f之各種電晶體之電壓以及位元 I53509.doc •26- 201201213 線電壓。該等電壓及相關聯波形係：BL( 1000用於抑制進 行程式化之一未選定位元線，及1002用於未抑制進行程式 化之一未選定位元線）、BLS(1004用於一未選定位元線， 1006用於一選定位元線）、BLC(1008)、BLY(1012用於一未 選定位元線，1010用於一選定位元線）、ΧΧ0( 1014)、 HLL(1016)、H00(1020用於一未選定位元線，1018用於一 選定位元線）、CLK(1022)、FLA(1024)、ICO(1028 用於一 未選定位元線，1026用於一選定位元線）、RSB[3:0] (1030)、FRB(1032) ' FCO(1034)、STR[3:0](1036)及 STF (1038)。 針對BL(1000)之實例性電壓係：Vss=0 V(t0至t6)， Vbl(t6 至 tl4)，浮動（tl4 至t20)，Vinhibit(t20 至t25)。針對 BL(1002)之實例性電壓係：Vss=0 V(t0 至 t6)，Vbl(t6 至 tl4)，浮動（tl4 至 tl8)，Vss(tl8 至 tl9)，浮動（tl9 至 t20)及 Vss(t20至t25)。針對BLS(1004)之實例性電壓係：Vss(t0至 tl)，Vdd(tl至t4)，及Vreadh(其提供BLS作為一通過閘 極）(t4至t25)。針對BLS(1006)之實例性電壓係：Vss(t0至 tl)，Vdd(tl 至 t4)，Vreadh(t4 至 tl9)，Vss(tl9 至 t20)， Vdd(t20-21)，及 Vreadh(t21 主 t25)» 針對 BLC(1008)之實例 性電壓係：Vss(t0至t4) ’ Vsrc(源極線電壓+Vth)(t4至t6)， Vsrc+Vth+Vbl(t6 至 tl9)，Vss(tl9-20)，及 Vdd+Vth(t20 至 t25)。Vth係待議之電晶體之臨限電壓。針對BLY(1012)之 實例性電壓係：Vss(t0 至 t4)，Vdd+Vth(t4 至 t6)， Vblc+deltaV(t6至 t7)，Vdd+Vth(t7至 tl2)，Vss(tl2至 t20)， 153509.doc •27· 201201213 及Vdd+Vth(t20至t25)。針對BLY(IOIO)之實例性電壓係： Vss(t0 至 t4)，Vdd+Vth(t4 至 t6)，Vblc+deltaV(t6 至 t7)， Vdd+Vth(t7 至 tl2)，Vss(tl2 至 tl8)，Vdd(tl8 至 tl9)， Vss(tl9 至 t20)，及 Vdd+Vth(t20 至 t25)。針對 XX〇(l〇14)之 實例性電壓係：Vth(t0 至 t7)，Vsrc+Vth(t7 至 tlO)， Vblc+deltaV(tlO 至 til)，及 Vth(tll 至 t25)。針對 HLL(1016) 之實例性電壓係：Vdd+Vth(tO至tl)，及Vss(tl至tlO) »針 對H00(1020)之實例性電壓係：Vss(t0至t4)，Vhll(t4至 t5)，Vss(t5 至 t8)，Vhll(t8 至 t9)，及Vss(t9 至 t25)。針對 1100(1018)之實例性電壓係：¥83〇0至14)，¥1111(14至15)， Vss(t5 至 t8)，Vhll(t8 至 t9)，Vss(t9 至 tl8)，Vdd(tl8 至 tl9) 及 Vss(tl9至 t25)。 針對CLK(1022)之實例性電壓係：Vsource ground(t0至 t9+)，Vblx(~t9•〜tl 1)，及 Vsource ground(〜tl 1 至 t25)。針 對FLA(1024)之實例性電壓係：Vdd(針對感測模組或放大 器之 Vdd)(t0 至 t8)，Vss(t8 至 til)，Vdd(tll 至 t20)及 Vss(t20 至t25)。針對ICO(1028)之實例性電壓係：Vss(t0至tl5)， Vdd/Vss 資料傳送（tl5 至 tl6)，Vss(tl6 至 t20)及 Vdd(t20 至 t25)。針對ICO(1026)之實例性電壓係：Vss(t0至tl5) ’ Vdd/Vss 資料傳送（tl5 至 tl6)，Vdd(tl6 至 tl9)，Vss(tl9 至 t20)及Vdd(t20至t25)。針對RSB[3:0](1030)之實例性電壓 係：Vdd(t0 至 tl2)，Vdd/Vss 資料傳送（tl2 至 tl3)，Vdd(tl3 至 tl7)，Vdd/Vss 資料傳送（tl7 至 tl8)，及 Vdd(tl8 至 t25)。 針對FRB(1032)之實例性電壓係：Vdd(t0至tl2)，Vss(tl2 153509.doc ·28· 201201213 至 tl3)，Vdd(tl3 至 tl7)，Vss(tl7 至 tl8) ’ 及 Vdd(tl8 至 t25)。針對FCO(1032)之實例性電壓係：Vdd(t0至t5)， Vss(t5 至 tl3) ’ Vdd(tl3 至 tl4)，及 Vss(tl4 至 t25)。針對 STR [3:0](1036)之實例性電壓係：Vss(t0至t3)，Vdd/Vss資料傳 送（t3 至 t4)，Vss(t4 至 tl3) ’ Vdd/Vss 資料傳送（tl3 至 tl4)， 及Vss(tl4至t25)。針對STF(1038)之實例性電壓係：vss(t〇 至 t2) ’ Vdd(t2 至 t4) ’ Vss(t4 至 tl2)，Vdd(tl2 至 tl4)，及 Vss(tl4至 t25)。BLX、UBS、LCO、STL、LRS及 PRS=Vss 係自tO至t25。 在驗證階段’在藉助BLC對位元線進行箝位時，將該位 元線預充電，以使得自t6至114設定Vbl之一預充電位準。 HLL·及H00係设定為咼以允許預充電該感測節點β χχο電 晶體（1014)在一放電週期（自u〇至tll)之升高允許感測節點 放電至各別位元線、NAND串及源極線内β自（13至tl4， STR(1036)係雙態切換的，且FC〇(1〇34)係高的。在感測節 點高於一跳脫點（其可係晶體之Vth)之情況下，則 雙態切換STR將透過FCO電晶體326、STR 358及NSEN 360 將FLG放電至接地處之CLK節點388，以使得1^(}自i翻轉 至0。另一方面，在感測節點電壓低於跳脫點之情況下， 不存在來自FLG路徑之放電電流，因此其維持為高（為丨）。 大體而§，與串列連接之儲存元件之一導電鏈相關聯之每 一感測節點放電通過跳脫點，且與事列連接之儲存元件之 "•不導電鏈相關聯之每—感冑節點不放電通過該跳脫點。 在驗證階段（tl4)結束時，經過第一及第二資料傳送階段 153509.doc -29- 201201213 在預充電位準處或附近使位元線浮動，直至在⑶處程式 化階段之開始為止（針對未選定位元線，波形1〇〇〇卜在t2〇 處’以抑制程式化之一位準驅動該位元線。於此實例中， X比預充電位準及浮動位準高之一位準驅動該位元線。針 對選定位元線（波形1002)，使該位元線在第一資料傳送階 段之一部分期間浮動，然後被向下驅動至0 V(接地卜然後 在第二資料傳送階段内使該位元線浮動於接地處或附近， 直至達到程式化階段為止，於此點處以接地驅動該位元 線。藉由在驗證階段與程式化階段之間的資料傳送階段内 保持未選定位元線為高，在位元線在程式化階段内再次升 同時減少功率消耗。在tl8至t20之間的波形i002之情形 中，在已在程式化階段中將位元線接地且然後驅動回至一 •抑制位準之情況下將經歷一較大電壓擺動，導致增加之功 率消耗。 在與減少功率消耗技術相容之一個方法中，在第一資料 傳送階段之tl5至U6處，感測模組將FLG傳遞至管理電路 及其資料鎖存器。自（19至t20,管理電路考量資料鎖存器 來评估FLG以判定該儲存元件係一已抹除狀態儲存元件、 已完成程式化之一儲存元件、或尚未完成程式化之一儲存 元件。基於此評估，管理電路將資料發送回至感測模組以 藉助其在前一程式化-驗證反覆中具有之相同二進制值（〇或 1)或藉助一已改變值（分別地，丨或㈨來再新FLG值，如關 於圖8e所閣釋。該程式化階段基於此經再新FLG值而進行 以使得抑制（波形1 〇〇〇)或不抑制（波形1 〇〇2)該位元線。 153509.doc •30· 201201213 在與較快速程式化時間技術相容之另一方法中，可消去 或減少資料傳送階段H如關於（例如）圖9所論述，來 自感測模組之FLG可經初始化以使得管理電路不必相對於 資料鎖存器來时FLG，且對於每—程式化_驗證反覆再新 每一感測模組中之FLG。於此情形巾，可消去資料傳送階 段，導致減少程式化時間。如提及，管理電路可透過與程 式化及/或驗證階段同時執行之一位元掃描確定每一感測 模組中之FLG之值。 在一項實施例中，提供用於藉助一非揮發性儲存系統： 之二進制資料程式化-組儲存元件之方法。該方法包含4 一或多個管理電路（例如，—感測區塊之處理器）處接收； 入貝料以供在其中已執行多個程式化-驗證反覆之一程玉 化知作中使用。該-或多個管理電路將寫人資料儲存於 料鎖存器中，且管理多個感測模組，包含第一組及第二乡」 感測模組。該方法進-步包含：在—程式化操作之一開女 處’針對-卜組感測模組中之每—感測模組，將資料$ 該—或多個f理電路傳遞至感測模組以將該感測模植中4 一資料節點設定至一第-二進制值⑻，回應於此，抑制4 別儲存元件程式化，及針對該第二組感測模組中之每_厂 測模組’將資料自該一或多個管理電路傳遞至該感測模: 以將該感測模組中之-資料節點（FLG)較至與該第〜 進制值相反之一第二二進制枯r、 進制值（1)，回應於此，不抑制各^ 儲存元件程式化。此外，針對該第二組感測模組中之每。 感測模組，該-或多個管理電路自感測模組獲得指示其1 153509.doc •31- 201201213 料即點維持第二二進制值（1)直至在該複數個程式化-驗證 反覆之一各別程式化-驗證反覆中各別儲存元件被驗證為 完成程式化為止之資料（諸如在一掃描操作中），回應於 此，感測模組將其資料節點翻轉至第一二進制值（〇)，且自 感測模組獲得指示其資料節點已翻轉至第一二進制值⑼之 資料。進一步地，在不查閱資料鎖存器之情形下，該一或 多個官理電路回應於自該第二組感測模組中之每-感測模 組獲得指示其資料節點已翻轉至第—二進制值⑼之資料來 判定程式化操作已完成。 在另-實施例中，提供一相關之非揮發性儲存系統。 L 3第組及第一組儲存元件、一第一組感測模組（其 該第-組感測模組中之每—感測模組係'與該第—組儲存 件中之-各別儲存元件相關聯）、一第二組感測模組（其 該第二組感測模組中之每—感測模組係、與該第二組儲存 件中之-各別儲存元件相關聯）及管理該第—組及第二 感測模組之-或多個管理電路。該—或多個管理電路將 寫入資料儲存於資料鎖存器中，且：⑷在程式化操作之 開始處，針對該第'組感測模組中之每-感測模組，將 =遞至感測模組以將該感測模組中之—資料節點㈣ 5又疋至-第一二進制值(〇)，回應於此，抑制各別儲存元彳 程式化且針對该第二組感測模組中之每一感測模也，i 資料傳遞至感測模組以將該感測模組中 料; (FLG)設定至與該第-二進制值相反之一第二二進二 ⑴’回應於此’不抑制各別儲存元件程式化；(b)物 153509.doc •32· 201201213 第二組感測模組中之每一感測模組，自感測模組獲得指示 其資料節點維持第二二進制值⑴直至在該複數個程式化_ 驗證反覆中之-各別程式化·驗證反覆中該各別儲存元件 被驗證為完成程式化為止之資料（在—掃描操作中），回應 於此，該感測模組將其資料節點翻轉至第一二進制值⑶）， 且自感測模組獲得指示其資料節點已翻轉至第一二進制值 (〇)之資料；及⑷在不查閱資料鎖存器之情形下，回應於 自該第二組感測模組中之每一感測模組獲得指示其資料節 點已翻轉至第—二進制值⑼之資料來判定該程式化操作已 完成。 在另一實施例中’提供—種用於程式化—非揮發 系統中之-組儲存元件之方法。該方法包含：針對該組儲 存疋件執行-程式化操作之多個程式化_驗證反覆，其中 每-儲存元件係與―各別位元線相關聯，每—位元線係與 -各別感測模組相關聯，該感測模組係、由—或多個管理 路s理，且母一程式化_驗證反覆包含一程式化階段 接續驗。丘階段’後接續至少一個資料傳送階段，其中在 該等感測模組與該-或多個管理電路之間傳送資料1方 法進一步包含：對於該多個程式化·驗證反覆中之—個程 式化·驗證反覆’針對該組儲存元件中之一受抑制儲存元 件.⑷在程式化階段中’將受抑制儲存元件之 線設定於抑制較抑制料元件之㈣化之-位準處.= 在驗證階段中，將受抑制儲存元件之各別位元線預充電至 一預充電位準；⑷在至少-個資料傳送階段中，在不將受 153509.doc -33· 201201213 :=存元件之各別位元線驅動至較低之情形下，使受抑 $儲存元件之各別位元線浮動；及⑷在該多個程式化驗 證反覆之下-程式化-驗證反覆之一程式化階段中，以抑 制^抑制儲存元件之程式化之一位準驅動該受抑制儲存 元件之各別位元線。 在另—實施例中’提供一相關之非揮發性儲存系統。其 包含一組儲存元件、與每-儲存元件相關聯之一各別位^ 線/、每各別位疋線相關聯之一各別感測模組、及管理 該等各別感測模組之-或多個管理電路。該一或多個管理 電路：⑷針對該組儲存元件執行一程式化操作之多個 :接驗：反覆’每一程式化-驗證反覆包含-程式化階段： 後接續-驗證階段、後接續至少一個資料傳送階段（ 在感測模組與該—或多個管理電路之間傳送資料卜進一 步^ ’該-或多個管理電路：（b)對於該多個程式化·驗證 反中之-個程式化-驗證反覆，針對該組儲存元件中之 口：制儲存元件：⑴在該程式化階段中，將該受抑制健 η件之-各別位元線設定於抑制該受抑制儲存元件之程 位準處；⑼在該驗證階段中，將該受抑制儲存 件之各別位X線預充電至一預充電位準 -個資料傳送階段中，在不將該受抑制儲存元件之：別二 兀線驅動至較低之情形下，使該受抑制儲存元件之 元線浮動；及㈣在該多個程式化，證反覆之 化·驗證反覆之一程式化階段中，在抑制兮典 #式 件之程式化之一位準處驅動該受抑制儲存二二:= I53509.doc -34 - 201201213 線。 提供用於執行本文中所提供方法之對應方法、系統及電 腦可讀或處理器可讀儲存裝置。 出於圖解說明及闡述之目的，上文已呈現詳細閣述。本 文並非意欲窮舉或將本發明限制於所揭示之精確形式。根 據上文之教示内容可作出諸多修改及變化。選擇所闡述之 實施例旨在最好地闡釋本技術之原理及其實際應用，以^藉 此使得熟習此項技術者能夠在各種實施例中並藉助適合^ 所涵蓋之特定使用之各種修改更好地利用本技術。本技術 之範嘴意欲由隨附申請專利範圍來界定。 【圖式簡單說明】 圖1係使用單個列/行解碼器及讀取/寫入電路之一非揮發 性記憶體系統之一方塊圖。 圖2係繪示圖丨中之感測區塊1〇〇之一項實施例之一方塊 圖。 圖3 示圖2之感測模組！ 8〇之一個實例性實施方案。 圖4繪示圖丨之記憶體陣列155中之NAN]>^閃記憶體單元 之區塊。 圖5a繪示四位階記憶體裝置十之一組實例性臨限電壓分 佈。 圖5b繪示在四位階記憶體裝置中之一程式化·驗證反覆 期間施加至儲存元件之控制閘極之一電壓波形。 圖5c繪示在四位階記憶體裝置之一讀取操作期間施加至 儲存元件之控制閘極之一電壓波形。 153509.doc •35- 201201213 圖6a%示二推Α 4 s己憶體裝置中之一組實例性臨限電壓分 佈。 圖6 b繪不在二進制記憶體裝置中之-程式化-驗證反覆 期間施加至儲存元件之控制閘極之一電壓波形。 圖會不在一進制記憶體裝置中之一讀取操作期間施加 至儲存元件之控制閘極之一電壓波形。 圖7繪示一程式化操作。 圖繪不圖7之程式化操作之步驟702之程式化-驗證反 覆之-實㈣實施方案’其減少功率消耗。 圖8b繪示圖8a之步驟8〇〇之程式化階段之一實例性實施 方案。 圖8c繪示圖8a之步驟802之驗證階段之一實例性實施方 案。 圖8d繪示圖8c之步驟826之感測節點放電過程之一實 例。 圖8e繪示圖8a之步驟804之資料傳送階段之一實例性實 施方案。 圖9繪示圖7之程式化操作之步驟702之程式化-驗證反覆 之一實例性實施方案，其減少程式化時間。 圖10繪示與圖8a至圖8e之減少功率消耗技術及圖9之減 少程式化時間技術相關聯之時間線。 【主要元件符號說明】 100 感測區塊 110 控制電路 153509.doc -36 - 201201213 112 狀態機 114 晶載位址解碼器 116 功率控制模組 118 線 120 線 130 列解碼器 150 控制器 155 二維記憶體陣列 160 行解碼器 165 讀取/寫入電路 196 記憶體裝置 198 記憶體晶粒 170 感測電路 172 資料匯流排 180 感測模組 182 位元線鎖存器 190 管理電路 192 處理器 193 輸入線 194 資料鎖存器 302 FLG鎖存器 304 節點 305 電晶體 306 節點 153509.doc -37- 201201213 307 電晶體 308 STF電晶體 310 FRB電晶體 312 電晶體 314 電晶體 316 電力供應節點 318 重設或RSB電晶體 320 電力供應終端 322 電晶體 324 FLA電晶體 326 FCO電晶體 328 FLG路徑 330 INV路徑 332 ICO電晶體 334 NCO電晶體 336 MUX路徑 337 感測部分 338 電力供應節點 340 HLL電晶體 342 H00電晶體 344 LCO電晶體 346 LRS電晶體 348 節點 350 BLX電晶體 .38· 153509.doc 201201213 352 BLY電晶體 354 感測節點 356 xxo電晶體 358 STR電晶體 360 NSEN電晶體 362 LAT路徑 364 INT路徑 366 節點 368 電晶體 369 節點 370 電晶體 372 STL電晶體 373 電晶體 374 PRS電晶體 375 電晶體 376 LAT鎖存器 378 BLC電晶體 380 BLS電晶體 382 COM路徑 384 預充電電容器 388 CLK節點 390 位元線 392 NAND 串 394 汲極選擇閘極 -39- 153509.doc 201201213 395 儲存元件 396 儲存元件 397 儲存元件 398 SGS電晶體 399 源極線 400 區塊 410 區塊 420 共同源極線 153509.doc