TW201201016A - Discontinuous type layer-ID detector for 3D-IC and method of the same - Google Patents

Description

201201016 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種三維堆疊晶片元件，特別係有關於 一種二維晶片之不連續型態層識別編號檢測器。 【先前技術】 進來可攜式電子設備，例如行動電話與非揮發性半導 憶媒體（例如積體電路記憶卡）’已縮小尺寸來設計或 製^，並且新增的需求欲減少用於設備與媒體中的零件數 =並縮小其大小。因此，在半導體玉業中，積體電路之封 ▲技術已經進展至符合小型化與接著可靠性的需求。舉例 導致封裝技術的加速發展，使其具 針+導體4的相似尺寸。再者，接著可靠性於封裳 技術上的重要性在於可以提升接 著製程完成之後提製 率及於接 告夕4之後^機械與電性的可靠度。因此， ^的卫作在於發展有效率地封裝半導體 :片求:f包括··具有約略等於半導體晶片的封襄大3 多重曰i;:rcsp)，有多重半導體晶片納入-單-封裝之 重日曰片封裝，以及多重封裝體之 之堆疊封裴。 …价早片構裝 =技術的發展’回應記憶趙與其相關 件），其具有半導體積體電路曰Λ體疋件（多重晶片元 提供[h 積體電路曰日片堆叠一起。換言之，心 個半導體積體電路元件堆疊所形成型= 4 is] 201201016 =導每一個具有規格並包括一半導體積體電路晶 二’ ”中母—個半導體積體電路元件包括-導體穿過豆 1=+導體積體電路元件藉由導體電性連接，而上述規 紅括最上層或最下層半導體積體電路元件的大小是最 小的。因此’堆疊型態半導體元件具有複數個晶 垂直方向。在堆叠型態半導體元件中，晶片係 ，過例如穿過晶片的插塞（plugs)而電性連接在—起。因 i的：m一個相同結構之堆疊記憶體晶片是-份重 要的作。右-個堆疊型態半導體元件完成製造，晶片可 以個別地被操作測試，使得僅 並堆疊。 使传僅僅正常的晶片能夠被挑選出 一種提供垂直連接的技術稱為石夕晶穿孔(TSV)，i已 =成=堆疊元件的一個有前景的解決方案。上述技術 I溝=妾Λ係穿過晶圓而形成，而使堆疊晶片之間得 ^ ^ 8 4- ^ v >考軚碭為利用矽晶穿孔技 術之8 +¼位元三維DDR3動態隨機存 R說 OF S〇UD-STATE CIRCUITS v〇L J =E，

JANUARY2010)。在此篇論文中，呈 · 5’N0· L 隨機存取記憶體之提线為了克服·^穿孔三維動態 ^ ^ 見服傳統的模組方法的限 制。其亦揭路如何設計該結構與資料路經。其也揭露包括 三維技術之石夕晶穿孔連接性檢查與修 = 成，因此無需於正常的製程期二早：方式於出廠之後形 片識別係通常地分配。 σ 1的呈整合。晶 201201016 曰曰粒包括—第二識別電路，其中第-識別電路與第二識 相同或不同的晶片堆疊形成三維晶片之後，為了於三 維㈣電路元件之多重晶片之間選擇一想要的晶片來操 作:當糸統插作時，三維積體電路元件之每-晶片必須確 ,忍，、層識別編號以選擇指定晶片來操作。過去已有許多確 認層識別編號的方法提出，然而其不僅增加成本，且沒有 克服較多的三維積體電路元件之堆疊日曰日片會有更多電㈣ 問碭。舉例而言，爾必達記憶體公司所申請的美國 謂龍1〇5專利，揭露__疊型半導體記憶體元件斑 晶片選擇電路。其提供—堆疊型半導體記憶體元件，當於 複數個堆疊型半導體晶片之間選擇一想要的半導體晶片， 彼此不同的複數個晶片識別編號可以藉由複數個串連排列 連接的操作電路而自動產生，並且想要的半導體晶片可以 猎由指定給每一個半導體晶片的唯一識別編號而確實地選 擇，其係利用半導體晶片具有相同的結構而無需利用複雜 的結構或特別的控制。習知技術中，Μ個串連排列連接的 增量電路之間最後的一個增量電路之一計算輸出可以用於 決定半導體晶片的數目Μ。據此，當堆疊型半導體元件的 數目未知時’正確數目的半導體晶片可以確實地確認。進 一步的習知技術為美國第7,494,846號專利，其由台灣半 導體製造公司所揭露，申請於·7年3月9日。其揭露包 括第-半導體晶粒以及與第一半導體晶粒相同的第二半導 體晶粒。第-半導體晶粒包括一第一識別電路與第一複數 個輸入/輸出塾形成於第—半導體晶粒之表面上。第二半導 m 6 201201016 別電路之編程彼此不同，以及第二複數個輸人/輸出㈣成 於第二半導體晶粒之表面上。第一複數個輸入/輸出墊之每 -個係垂直料與連接至㈣應H複數個輸入/輸出 塾。第二半導體晶粒係垂直對準與焊接於第一半導體晶粒 之上。 本發明提供一種新穎的三維積體電路識別之方法。 【發明内容】 本發明之一觀點在於提供一種三維晶片堆疊元件之不 連續型態檢測器之方法與架構。 mN層堆疊元件之每—層之三維晶片檢測器， 匕括.一除二電路，耦接-㈣訊號；-第-比較器，耦 接除二電路，其中一輸入A輕接一初始層數訊號，第一比 較器之-輸入B轉接除二電路之一輸出；一第二比較器， 3由第二比較器之-輸人初始層數，—咖搞接 ί 一比較m人B;—第—加減電路’藉由第-加減 電路之-輸入A而麵接num，藉由第一加減電路之一輸入 B而搞接第-比較器，並藉由第—加減電路之—輸入“+/·,, 訊號而減第二比較器；以及—第二加減電路，藉由第二 加減電路之-輸人A而减第—比較器，藉由第二加減^ 路之一輸入B而耦接num。 其中第-比較器之輸出A等於第一比較器之輸出B， 比較器之一輸出為〇;第-比較器之輸出A不等於第 -比較器之輸出B，第—比較器之一輸出為卜 、 上述檢測器更包括一加一電路，輕接初始層數訊號與 201201016 下一層初始層數之間。 …其中第1 比較器之輪* A不等於第二比較器之輸出 -比車乂态之一輸出為〇。第二比較器之輸出A等於 第二比較器之輸出B ’第-比較器之-輸出為卜苴中第 二加減電路之，輸入“仏”訊號，合第二比較器之一輸出 “仏”訊號。其中當輸人“仏”訊號為！，第-加減電路之- ‘輸出為（A+B) ’第二加減電路之—輸出為（A+B);當輸入

/ Λ號為G’第-加減電路之—輸出為（Α·Β)，第二加減 電路之1出為（Α_Β)。最後，—層識別編號係從第二 電路輸出。 -種檢測Ν層堆疊元件之每一層之三維晶片之一層識 別編號之方法’包括：藉由每一層之一檢測器從〇遞增至 (Ν-υ而產生-初始層數；藉由Ν/2而指㈣每—層之一 num ’隨後分別藉由檢測器而從〇遞增至一商數以及從商 數遞減至0’而取商數作為每一層之藉由檢測器並 鲁基於_與初始層數而指定“+/_”至每一層；以及藉由檢測 器並基於mun、初始層數與“+/·，，而產生一層識別編號於每 一層0 【實施方式】 本發明將配合其較佳實施例與隨附之圖示詳述於下。 應可理解者為本發明中所有之較佳實施例僅為例示之用， 並非用以限制。因此除文中之較佳實施例外，本發明亦可 廣泛地應用在其他實施例中。且本發明並不受限於任何實 施例，應以隨附之申請專利範圍及其同等領域而定。 201201016 如第一圖以及表一所示，檢測層識別編號〇ayerID)織 方法包括一第一步驟100，藉由每一層之一加一電路定義 母一初始層編號從0至（N-1)提供給每一層，其中堆疊元件 具有N層晶片。參考表一，第一行表示每一層之層編號。

若堆疊元件具有6層晶片，則初始層編號為〇至5分別提 供給每一層。接下來，在步驟11〇中，檢測器指定num的 次序，其規律為從0遞增至N/2(取商數，不管餘數），重複 一次後再從N/2遞減至〇。舉例而言，從表一，初始層編 號為0至5。然後’ N為5，每一層的num從〇遞增至N/2， 而接著從N/2遞減至〇。其順序可以 增丄的次序係從〇至2(5/2=2+1_整數 num 序係從2至〇enum次序可以參考表一之第二行，其中 分別為 0, 1，2, 2, 1，〇。 接·^來纟步驟12〇巾，決定初始層編號是否等於 num右初始層編號等於n㈣，貝丨】檢測器指定加法 定減法(”，)至該層。此工作可以藉由加減 evice)來執行，其將於後續第二盘第二圖中 :述。之後，在步驟130中，檢測器根财 ί稭由遞增(或減)偶數與奇數數目以重新定義層制編 編號為二群，包括一奇數群二偶數 …，心二例子中，層識別編號為。，2, 編號。表二為另—^ W之型態稱為不連續型態層識別 堆疊元件具有9層Π其中具有層數目從0至8,而 曰片。Ν等於8，num係從〇至4遞增， 201201016 並且接著從4至〇遞減。結果，層識別編號分開為偶數 0，2, 4，6，8 與奇數群 1，3，5，7。 第一圖示堆金元件之每一層（Ν)之檢測器之一實施 例。檢測器200包括一除二（頻）電路21〇耦接至訊 號。-第-比較器220透過其輸入Β耗接除二電路21〇， 而其輸人A Μ接-層訊號_)。當輸人a等於輸入β時， 第一比較器220之輸出為〇。相反地，當輸入Α不等於輪 入B時’第一比較器22〇之輸出為i。加一電路23〇輕接 =本層之一初始層數與下一（或前一）層之初始層數之間。 藉由加t路230 ’下一層之初始看數將比目前該層之— 一第二比較$ 240藉由其輸入a而搞接初始層數，一 _搞接第二比較器24〇之輪人B。帛二比較器24〇之功 能在於根據咖與初始層數之輸人而決定每—對應層的符 號為“+’’或“ ·”。冑輸人A不等於輸人b時，第二比較器

240 1輸出為〇。另-方面，當輸入A等於輸入b時，第 二比較器240之輸出為1。 妾下來 第加減電路（Add/sub circuit)250藉由其 輸入A而耦接_ ’經由輸入B而耦接第一比較器⑽： 並且&由第二輸人“+/_”而輕接第二比較器⑽。第一加減 2 25‘〇之輸入“仏”端耦接第二比較器240的輸出訊號。 虽雨入仏”為】，第一加減電路250之輸出為（A+B)。相反 當輪人“+/·”為G’第—加減電路25G之輸出為（A-B)。 加減電路250係用於根據num之輪入與第一比較器 201201016 之輸出而決定（A+B)或（AB)。換句話說，基於卿之 輸入、第—比較器220與第二比較器24〇,加減訊號即可 透過第一加減電路250而指定。

一第二加減電路260藉由第一輸入八而耦接第一比較 器220，經由第二輸入B而耦接num。再者，第二加 路260之第三輸入“+/_，，麵接第二比較器24〇之輸出‘;+/_，， 訊號。當輸入“+/-，’為i，第二加減電路26〇之輸出為 (A+B)。相反地，當輸入“+/_，，為〇，第二加減電路2的之輸 出為（A-B)。層識別編號將從第二加減電路26〇而輸出。換 句活說基於初始層數之輸入、num與第二比較器24〇之

輸入+/-，第二加減電路260係用於決定每一相對應層的 識別編號。 〜S 藉由利用第二圖所設置之檢測器與第一圖中的方法， 層識別編號將因此而被定義。第三圖顯示具有六層之堆疊 元件之例子。最上層，舉例而言，初始層數為5，其 籲將饋入除二電路210,而輸出2。從表一可發現，num為〇， 且初始層數亦為0。由於A的輸入是2,輪入B是〇,且A 不等於B，因此第一比較器220之輸出將為i。然而，由 於A的輸入等於輸入B，因此第二比較器24〇之輸出將為 1。每一層的溝通導線可以藉由矽晶穿孔來形成。 第一加減電路250之輸入A、輸入b與輸入“+/_，，分別 為〇, 1, 1，因此第一加減電路250之輸出為！。類似地， 第二加減電路260之輸入A、輸入b與輸入‘‘+/_，，分別為〇 〇,卜因此第二加減電路260之輸出為〇,其為目前該層之 201201016 層識別編號。 藉由利用相同的方法’下一層之層與num為1，而料 由操作上述之方法，下一層之第二加減電路260之輸出為 2 ’其為下一層之層識別編號。其他層的識別編號可以透過 相同的方式而得到。因此不再詳細贅述。 —貫施例係為本發明之一實例或範例。敘述於說明金 中之「—實施例」、「一些實施例」或「其他實施例」係指 所抬述聯結於此實施例中之一特殊特徵、結構或特性被包 含最少一些實施例中，但並非對所有實施例而言皆為必 需。「一實施例」或「一些實施例」等不同敘述係指並非必 1提及這一些實施例。值得注意的是，於前文敘述關於本 發明之特定實施例中，不同特徵有時可集合於一單一實施 例、圖式或敘述中係用以簡化說明並助於對本發明一或多 =不同方面之理解。然而，此揭露方法不應㈣以反映所 睛求之發明範疇，因而將所述範例中之特徵加入每一請求 2 °反之’於下述之中請專職圍所反映本發明之觀點 於^述所揭露之單一實施例中的所有特徵。因此，申 凊專利範圍係涵蓋所述之實施例’轉1求項本身皆可 視為本發明之一獨立實施例。 、 【圖式簡單說明】 施方Ϊ ’以及本發明其他特徵與優點，藉由閱讀實 式之内谷及其圖式後，將更為明顯： 器之一實施例 第一圖顯示根據本發明之識別編號檢測 之流程圖。 S] 12 201201016 第二圖顯示本發明之檢測器之功能方塊圖。 圖。第三圖顯示本發明之具有六層堆叠元件之功能方塊 表與表二第六圖顯示根據本發明之例子。 【主要元件符號說明】 100步驟 110步驟 120步驟 130步驟 200檢測器 210 除二（頻）電路 22〇 第一比較器 230 加一電路 24〇 第二比較器 25〇 第一加減電路 260 第二加減電路 m 13

Claims (1)

1. 201201016 七、申請專利範圍： 1 ·種用於N層堆$元件之每__層之三維晶片檢測器，包 括： 一除二電路，耦接一（Ν·1)訊號； 一第一比較器，耦接該除二電路，其中一輸入Α耦接一 初始層數訊號’該第_比較器之—輸人B麵接該除二電 路之一輸出； 一第一比較器’藉由該第二比較器之一輸入A而耦接該 初始層數’ -num輕接該第二比較器之一輸入B ; 一第一加減電路，藉由該第一加減電路之一輸入A而耦 接》玄num ’藉由遠第一加減電路之一輸入6而耦接該第 比較态，並藉由該第一加減電路之一輸入“+/_”訊號而 耦接該第二比較器；以及 一第二加減電路’藉由該第二加減電路之-輸入A而耦 接該第一比較器，藉由該第二加減電路之一輸入b 接該mnn。 蜗 2.如請求項1所狀用❹層堆疊元件之每一層之三維晶 片檢測器’其中該第一比較器之該輸出Α等於該第一^ 較器之該輸出B，該第一比較器之一輸出為〇;該第— 比較器之該輸出A不等於該第一比較器之該輸出b，診 第一比較器之一輸出為i。 〜 3·如請求項1所述之用於N層堆#元件之每—層之三維晶 201201016 =:二2括—加一電路，接該初始層數訊號與 卜層仞始層數之間。 4·如請求項1所述之用於Ν層堆疊元件之每一層之曰 片檢測器，其中該第二比較器之該輪出Α不等於咳第： 比較器，出B，該第二比較器之一輸出為二； 幸乂器之β亥輸出A等於該第二比較器之該輸出B，該 第一比較器之一輸出為1。 5. 如請求項1所述之用於N層堆疊元件之每一層之 曰 片檢測器，其中該第二加減電路之一輸入“+/·”訊號，: 合該第二比較器之一輸出‘‘+/-，，訊號。 儿 6. 如請求項1所述之用於叫堆疊元件之每―層之曰 片才双测益’其中當該輸人“+/_，，訊號為】，該第一加曰 電路之一輸出為（A+B)，該第二加減電路之一輸出兔 (A+B);當該輸入“+/_，，訊號為〇，該第一加減電路之二 輪出為（A-B) ’該第二加減電路之—輸出為（a_b); 層硪別編號係從該第二加減電路輸出。 7. 一種檢測N層堆疊元件之每一層之三 別編號之方法，包括： “曰片之層織 藉由該每一層之一檢洌器從〇遞增至 始層數； 初 [S1 15 201201016 藉由N/2而指定該每一層之一 num，隨後分別藉由該檢 測器而從〇遞增至一商數以及從該商數遞減至〇，而取 該商數作為該每一層之該 num ； 藉由該檢測器並基於該num與該初始層數而指定“+/_” 至該每一層；以及 藉由该檢測器並基於該num、該初始層數與該“+/_，，而產 生一層識別編號於該每一層。 _ 8.如請求項7所述之檢測N層堆疊元件之每一層之三維晶 片之一層識別編號之方法，其中於該每一層之該層識別 編號包括一奇數群與一偶數群。 9.如請求項7所述之檢測N層堆疊元件之每一層之三維晶 片之一層識別編號之方法，其中該檢測器包括： 一除二電路，耗接一（N-1)訊號； φ 第一比較器，耦接該除二電路，其中一輸入A耦接一 初始層數訊號’該第一比較器之一輸入B耦接該除二電 路之一輪出； 一第二比較器’藉由該第二比較器之一輸入A而耦接該 初始層數，num耗接該第二比較器之一輸入b ; 一第一加減電路’藉由該第一加減電路之一輸入A而耦 接该num ’藉由該第一加減電路之一輸入B而耦接該第 比較器，並藉由該第一加減電路之一輸入“+/_”訊號而 耦接該第二比較器；以及 [S3 16 201201016 一第二加減電路，_ 糟由違弟—加減電路之一輸入Α而 接該第一比較器，获士兮结 精由邊第二加減電路之一輸入b而 接該num。 二檢測N料4元件之每-層之三維晶 片之層哉別編號之方法， ^ ^ _<4 係藉由該第二比較器 ;^於遠母-層之§玄+"，， 號係藉由該第_Λ 4、於该母一層之該層識別編

   弟—加減電路所決定。

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