CN109755217A - 中介层、制造中介层的方法及制造半导体封装的方法 - Google Patents

中介层、制造中介层的方法及制造半导体封装的方法 Download PDF

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Abstract

一种中介层包括：具有安装区域和测试区域的基板；彼此隔开的第一导电插塞，第一导电插塞沿着第一方向设置并设置到基板的测试区域中；第一线路图案组，包括设置在第一导电插塞的第一中心上的第一非导电图案和设置为桥接第一相邻对的第一导电插塞的第一外围的第一导电图案；以及第一焊盘，在第一线图案组的两个第一端处连接到第一导电图案。

Description

中介层、制造中介层的方法及制造半导体封装的方法
技术领域
与示例实施方式一致的装置和方法涉及中介层(interposer)、制造中介层的方法以及制造半导体封装的方法，更具体地，涉及包括能够快速测量电开路/短路缺陷的测试结构的中介层、制造该中介层的方法以及制造半导体封装的方法。
背景技术
随着半导体高度集成，如此高度集成的半导体不被经常容纳在印刷电路板(PCB)中。为了解决该问题，可以使用其中中介层插置于半导体芯片与封装基板之间的半导体封装结构。使用硅基板的中介层可有利于精细加工。然而，因为制造使用硅基板的中介层会较为困难且昂贵，所以用小成本大量生产使用硅基板的中介层会存在待解决的问题。
发明内容
根据示例实施方式，提供了一种中介层，其包括：具有安装区域和测试区域的基板；彼此隔开的第一导电插塞，第一导电插塞沿着第一方向设置并设置到基板的测试区域中；第一线图案组，包括设置在第一导电插塞的第一中心上的第一非导电图案和设置为桥接第一相邻对的第一导电插塞的第一外围的第一导电图案；以及第一焊盘，在第一线图案组的两个第一端处连接到第一导电图案。
根据示例实施方式，提供了一种制造中介层的方法，该方法包括：提供基板；在基板中形成第一贯通硅通路(TSV)；形成第一线图案组，第一线图案组包括设置在第一TSV的第一中心上的第一非导电图案和设置为桥接第一相邻对的第一TSV的第一外围的第一导电图案；以及形成连接到第一线图案组的两个第一端的第一焊盘。
根据示例实施方式，提供了一种制造半导体封装的方法，该方法包括：提供具有安装区域和测试区域的基板；在基板的测试区域中形成第一贯通硅通路(TSV)；形成第一线图案组，第一线图案组包括设置在第一TSV的第一中心上的第一非导电图案和设置为桥接第一相邻对的第一TSV的第一外围的第一导电图案；形成连接到第一线图案组的两个第一端的第一焊盘；在基板中形成第二TSV；形成第二线图案组，第二线图案组包括设置在第二TSV的第二中心上的第二非导电图案和设置为桥接第二相邻对的第二TSV的第二外围的第二导电图案；形成连接到第二线图案组的两个第二端的第二焊盘；通过向第一焊盘提供电信号而生成第一数据；通过向第二焊盘提供测量信号而生成第二数据；基于第一数据和第二数据检测第一线图案组是否有缺陷；以及在安装区域上安装半导体芯片。
根据示例实施方式，提供了一种中介层，其包括：具有安装区域和测试区域的基板；彼此隔开的第一导电插塞，第一导电插塞沿着第一方向设置并设置到基板的测试区域中；第一线图案组，包括设置在第一导电插塞的第一中心上的第一非导电图案和设置在第一导电插塞上并且在第一非导电图案之间的第一导电图案；第一焊盘，设置在第一线图案组的两个第一端上；彼此隔开的第二导电插塞，第二导电插塞沿着第一方向设置并设置到基板的测试区域中，第二导电插塞在垂直于第一方向的第二方向上与第一导电插塞隔开设置；第二线图案组，包括设置在第二导电插塞的第二中心上的第二非导电图案和设置在第二导电插塞上并且在第二非导电图案之间的第二导电图案；以及第二焊盘，设置在第二线图案组的两个第二端上。
附图说明
图1是根据示例实施方式的中介层的平面布局图。
图2是示出根据示例实施方式的形成在中介层的测试区域中的测试结构的示意透视图。
图3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K、3L、3M和3N是示出根据示例实施方式的制造中介层的方法的工艺的视图。
图4A和4B是示出其中在基板、线图案组和导电插塞之间产生电开路/短路缺陷的中介层的结构的视图。
图5是示出根据示例实施方式的制造半导体封装的方法的流程图。
图6是详细示出在根据示例实施方式的制造半导体封装的方法中生成第一数据的过程的流程图。
图7是详细示出在根据示例实施方式的制造半导体封装的方法中生成第二数据的过程的流程图。
图8是示出根据示例实施方式的制造半导体封装的方法的流程图。
图9是示出通过根据示例实施方式的制造半导体封装的方法而制造的半导体封装的截面图。
图10是示出包括通过根据示例实施方式的制造半导体封装的方法而制造的半导体封装的半导体模块的俯视图。
图11是示出通过根据示例实施方式的制造半导体封装的方法而制造的半导体封装的系统的框图。
具体实施方式
图1是根据示例实施方式的中介层的平面布局图。
参照图1，中介层10可以包括安装区域MA、器件区域DA和测试区域TA。
在安装区域MA中，至少一个半导体芯片10C可以在水平方向(X方向和Y方向)或竖直方向(Z方向)上安装在中介层10上。半导体芯片10C可以通过微凸块直接安装在中介层10上。
半导体芯片10C可以是处理器单元。半导体芯片10C可以是例如微处理器单元(MPU)或图形处理器单元(GPU)。在示例实施方式中，半导体芯片10C可以包括逻辑芯片或层叠在逻辑芯片上的多个动态随机存取存储器(DRAM)芯片。
此外，半导体芯片10C可以包括存储器件。例如，存储器件可以包括高带宽存储器。在示例实施方式中，存储器件可以包括非易失性存储器。非易失性存储器可以是相变随机存取存储器(PRAM)、磁阻RAM(MRAM)、铁电RAM(FeRAM)或电阻RAM(RRAM)。然而，本发明构思不限于此。在另外的示例实施方式中，存储器件可以包括诸如DRAM或SRAM的易失性存储器。
此外，在安装区域MA中，多个半导体芯片10C可以在竖直方向(Z方向)上层叠。多个半导体芯片10C可以包括贯通硅通路(TSV)并且可以通过TSV彼此电连接。多个半导体芯片10C可以通过TSV电连接到中介层10。
用于中介层10的半导体器件10D可以被包括在器件区域DA中。在示例实施方式中，半导体器件10D可以是包括晶体管、二极管、电容器和电阻器中的至少一个的半导体集成电路。在另外的示例实施方式中，器件区域DA可以交叠安装区域MA。随情形所需，器件区域DA可以被省略。
测试区域TA可以包括测试结构10T。测试结构10T用于测量中介层10的电特性。通过测试结构10T的测试获得的数据可以用于解决中介层10的制造工艺的问题。也就是，可以通过分析测量到的电特性以及确定工艺是否适当地执行而解决工艺的问题。此外，通过测试获得的数据被确定，并且包括缺陷数据的中介层10可以与包括正常数据的中介层10隔离并可以被处理。
为了掌握形成中介层10的各种结构的电特性，包括测试结构10T的测试区域TA可以形成在中介层10外部。因为测试结构10T可以通过相同的工艺形成为具有与形成在安装区域MA和器件区域DA中的各种结构相同的元件，所以测量测试结构10T的电特性的结果可以与直接测量形成在安装区域MA和器件区域DA中的各种结构的电特性的结果相同。因此，中介层10的电特性可以通过测试测试结构10T而获得。
图2是示出根据示例实施方式的形成在中介层的测试区域中的测试结构的示意透视图。
参照图2，包括导电插塞120P、线图案组150和焊盘155的测试结构10T形成在基板100上。
导电插塞120P在第一方向(X方向)上彼此隔开预定的第一距离并且可以在垂直于第一方向(X方向)的第二方向(Y方向)上彼此隔开预定的第二距离。导电插塞120P可以对应于安装区域MA(参照图1)中的TSV。
线图案组150可以具有这样的结构，其中布置在导电插塞120P的中心的非导电空间区域150S(或非导电图案区域)和通过桥接两个相邻的导电插塞120P的外围而布置的导电图案区域150P被交替地重复。导电图案区域150P的下表面的水平可以与导电插塞120P的上表面的水平相同。
非导电空间区域150S和导电图案区域150P在第一方向(X方向)上交替且重复地布置，并且导电图案区域150P和导电插塞120P可以在第一方向(X方向)上交替且重复地布置。
非导电空间区域150S在第一方向(X方向)上的长度可以小于导电插塞120P的直径。导电图案区域150P在第一方向(X方向)上的长度大于导电插塞120P的第一距离并且可以小于第一距离与导电插塞120P的直径之和。
测试结构10T可以包括多个线图案组150。多个线图案组150可以由第一线图案组L1和第二线图案组L2形成。在用于检测导电插塞120P与线图案组150之间的电开路缺陷的测试中，可以使用第一线图案组L1或第二线图案组L2中的一个。在用于检测基板100与线图案组150之间的电短路缺陷的测试中，可以使用第一线图案组L1和第二线图案组L2，如下面详细描述的。
焊盘155可以布置在第一线图案组L1和第二线图案组L2的每个的两端。焊盘155可以暴露于外部并且可以接触测量装置。焊盘155与导电图案区域150P分离并且可以通过布线电连接到导电图案区域150P。焊盘155可以接触导电图案区域150P或者可以是导电图案区域150P的一部分。
测试结构10T不限于以上元件。此外，多个线图案组150被示为第一线图案组L1和第二线图案组L2。然而，线图案组150的数量不限于此。
在中介层10中，测试结构10T可以被包括在测试区域TA(参照图1)中。此外，中介层10还可以包括执行与测试结构10T不同的功能的测试结构。
图3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K、3L、3M和3N是示出根据示例实施方式的制造中介层的方法的工艺的视图。
图3A至3M是示出与沿图2的线C-C'截取的截面对应的区域的截面图，图3N是图2的俯视图。
参照图3A，第一掩模图案M1在基板100上形成。
基板100可以是包括硅(Si)例如晶体Si、多晶Si或非晶Si的硅晶片。此外，半导体器件10D(参照图1)可以被包括在基板100的器件区域DA(参照图1)中。半导体器件10D(参照图1)可以是包括晶体管、二极管、电容器和电阻器中的至少一个的半导体集成电路。
在第一掩模图案M1中，暴露基板100的上表面的部分的孔M1H可以被形成。第一掩模图案M1可以由光致抗蚀剂形成。将示意性地描述在基板100上形成第一掩模图案M1的工艺。具有孔M1H的第一掩模图案M1通过在基板100上涂覆光致抗蚀剂层并经由曝光工艺和显影工艺图案化该光致抗蚀剂层而形成。
在示例实施方式中，硬掩模层可以形成在第一掩模图案M1下方。相对于基板100具有足够的蚀刻选择性的任何材料都可以用作硬掩模层。硬掩模层通过使用第一掩模图案M1作为蚀刻掩模被蚀刻，并且第一掩模图案M1的孔M1H可以被转录到硬掩模层。
参照图3B，通路孔100H通过使用第一掩模图案M1(参照图3A)作为蚀刻掩模蚀刻基板100而形成。
为了形成通路孔100H，可以使用各向异性蚀刻工艺或激光钻孔技术。例如，通路孔100H可以在基板100上形成为具有约10μm或不超过10μm的直径。此外，例如，通路孔100H可以形成为具有离基板100的上表面约50μm到100μm的深度。然而，通路孔100H的直径和深度不限于此。通路孔100H可以随情形所需而具有各种各样的尺寸。
由于蚀刻工艺的特性，通路孔100H不具有竖直侧壁，而是可以具有锥形侧壁，使得通路孔100H的宽度在第三方向(Z方向)上远离基板100的上表面而减小。在另外的示例实施方式中，通路孔100H可以具有垂直于基板100的上表面的侧壁。在这种情况下，通路孔100H可以具有矩形的垂直截面。
在通路孔100H形成之后，基板100的上表面通过经由灰化工艺和剥离工艺去除第一掩模图案M1(参照图3A)而被暴露。
参照图3C，形成覆盖通路孔100H的内侧壁和下表面的第一绝缘层110。
第一绝缘层110可以沿着基板100的上表面、通路孔100H的内侧壁以及通路孔100H的内下表面共形地形成。在示例实施方式中，第一绝缘层110可以是硅氧化物层、硅氮化物层、硅氮氧化物层和硅碳化物当中的材料。在另外的示例实施方式中，第一绝缘层110可以是高密度等离子体(HDP)氧化物层、原硅酸四乙酯(TEOS)、等离子体增强-TEOS(PE-TEOS)、O3-TEOS、无掺杂硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、旋涂玻璃(SOG)和东燃硅氮烷(tonen silazene)(TOSZ)当中的材料。
参照图3D，填充通路孔100H的空间的第一金属层120形成在第一绝缘层110上。
为了形成第一金属层120，例如，可以使用电镀工艺。将示意性地描述形成第一金属层120的工艺。在形成金属籽晶层之后，金属层通过电镀工艺从金属籽晶层生长，使得填充通路孔100H并覆盖第一绝缘层110的上表面的第一金属层120被形成。
金属籽晶层可以由铜(Cu)、Cu合金、钴(Co)、镍(Ni)、钌(Ru)、Co/Cu或Ru/Cu形成。为了形成金属籽晶层，可以使用物理气相沉积(PVD)工艺。第一金属层120可以由例如Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、钨(W)或W合金形成。然而，本发明构思不限于此。
电镀工艺可以在约10℃到65℃的温度执行。例如，电镀工艺可以在常温下执行。在第一金属层120形成之后，随情形所需，其中形成第一金属层120的所得材料可以在约150℃到450℃的温度退火。
参照图3E，第一绝缘层110的上表面通过使用化学机械抛光(CMP)工艺或回蚀刻工艺并使用第一绝缘层110作为停止物抛光第一金属层120(参照图3D)而被暴露。
从第一金属层120(参照图3D)去除通路孔100H外的部分，并且作为第一金属层120(参照图3D)的部分的导电插塞120P留在通路孔100H中的第一绝缘层110上。
在示例实施方式中，形成在通路孔100H中的导电插塞120P被热处理。形成导电插塞120P的金属颗粒可以由于热处理而生长并且导电插塞120P的暴露表面的粗糙度可以减小。热处理可以例如在约400℃到500℃的温度执行。在通过热处理生长的金属颗粒当中，突出到通路孔100H外部的部分可以通过CMP工艺或回蚀工艺被再次去除。
结果，在基板100的通路孔100H中，通过第一绝缘层110与基板100电隔离的导电插塞120P被形成。导电插塞120P可以对应于安装区域MA(参照图1)中的TSV。
导电插塞120P可以具有第一直径120PL和第一深度120PT。当导电插塞120P具有锥形侧壁时，第一直径120PL指的是导电插塞120P的最上表面的直径。像通路孔100H的以上直径和深度一样，导电插塞120P可以形成为具有约10μm或不超过10μm的第一直径120PL。此外，导电插塞120P可以形成为具有离基板100的上表面约50μm到约100μm的第一深度120PT。然而，导电插塞120P的第一直径120PL和第一深度120PT不限于此，并且可以随情形所需而具有各种各样的值。
导电插塞120P可以在第一方向(X方向)上彼此隔开第一距离120X。第一距离120X指的是导电插塞120P的上表面上的距离。
参照图3F，在清洗图3E的包括导电插塞120P的所得材料之后，蚀刻停止层130和层间绝缘层140被顺序地形成。
蚀刻停止层130可以由例如硅氧化物、硅氮化物、硅氧氮化物层和硅碳化物当中的材料形成。
层间绝缘层140可以由例如HDP氧化物层、TEOS、PE-TEOS、O3-TEOS、USG、PSG、BSG、BPSG、FSG、SOG和TOSZ当中的材料形成。
形成蚀刻停止层130的材料可以不同于形成层间绝缘层140的材料。此外，形成蚀刻停止层130的材料可以不同于形成第一绝缘层110的材料。
当线图案组孔140H(参照图3H)被形成时，蚀刻停止层130和层间绝缘层140可以用作形成线图案组孔140H(参照图3H)的边界的材料层。层间绝缘层140的厚度可以大于蚀刻停止层130的厚度。然而，本发明构思不限于此。
参照图3G，第二掩模图案M2在层间绝缘层140上形成。
部分地暴露层间绝缘层140的上表面的孔M2H可以在第二掩模图案M2中形成。第二掩模图案M2可以由光致抗蚀剂形成。将示意性地描述在层间绝缘层140中形成第二掩模图案M2的工艺。具有孔M2H的第二掩模图案M2通过在层间绝缘层140上涂覆光致抗蚀剂层并经由曝光工艺和显影工艺图案化该光致抗蚀剂层而形成。
参照图3H，具有线图案组孔140H的第二绝缘图案130P和140P被形成，使得导电插塞120P的上表面的部分通过使用第二掩模图案M2(参照图3G)作为蚀刻掩模对蚀刻停止层130(参照图3G)和层间绝缘层140(参照图3G)的部分进行蚀刻而暴露。
第二绝缘图案130P和140P的一部分布置在导电插塞120P的中心，第二绝缘图案130P和140P的其它部分可以在两端与导电插塞120P分离。
在线图案组孔140H形成之后，第二掩模图案M2(参照图3G)可以通过灰化工艺和剥离工艺被去除。
在制造中介层10(参照图3N)的工艺中，由于正确地形成具有线图案组孔140H使得导电插塞120P的上表面的部分被暴露的第二绝缘图案130P和140P的蚀刻工艺的特性，可以产生各种各样的变化。
例如，如图4A所示，蚀刻停止层130(参照图3G)的要去除的部分留下而未被去除。或者，如4B所示，不仅蚀刻停止层130(参照图3G)被去除而且要留下而不被去除的第一绝缘层110也被去除，使得基板100的上表面可以被暴露。
因此，当线图案组150(参照图3I)如图4A所示地形成在导电插塞120P上形成时，可如图4A所示地在导电插塞120P与线图案组150之间引起电开路缺陷。而且，可如图4B所示地在基板100与线图案组150之间引起电短路缺陷。
因此，在中介层10(参照图3N)的制造工艺中，在执行蚀刻工艺之后，用于确定要去除的蚀刻停止层130(参照图3G)是否被完全去除以及第一绝缘层110是否被蚀刻使得基板100的上表面暴露的测试可以使用测量设备而执行。
因为用于执行该测试的测量设备价格高且执行该测试用时长，所以中介层的制造效率和经济可行性劣化。为了解决该问题，通过使用测试结构10T(参照图2)，包括测试结构10T(参照图2)的中介层10(参照图3N)可以在短时间内正确地检测电开路/短路缺陷。下面将描述详细的测试方法。
参照图3I，线图案组150在线图案组孔140H(参照图3H)中形成。
为了形成线图案组150，例如，在形成填充线图案组孔140H(参照图3H)的第二金属层之后，第二金属层通过CMP工艺或回蚀刻工艺并使用第二绝缘图案140P的上部作为停止物而被抛光。CMP工艺或回蚀刻工艺可以被执行，使得第二绝缘图案140P的上部的上表面被暴露。结果，线图案组150可以在线图案组孔140H(参照图3H)中形成。线图案组150可以对应于安装区域MA(参照图1)和/或器件区域DA(参照图1)的金属导线。
线图案组150可以包括例如Cu。为了形成线图案组150，例如，在线图案组孔140H(参照图3H)的侧壁和下表面上形成Cu籽晶层之后，Cu层通过电镀工艺从Cu籽晶层生长，并且对其中形成Cu层的所得材料进行退火的工艺被执行。
线图案组150与导电插塞120P之间的布置关系如下。导电插塞120P可以在第一方向(X方向)上彼此隔开第一距离120X。第一距离120X指的是导电插塞120P之间在导电插塞120P的上表面上的距离。
线图案组150可以由布置在导电插塞120P的中心的非导电空间区域150S以及通过桥接两个相邻的导电插塞120P的外围而布置的导电图案区域150P形成。非导电空间区域150S可以是限定在两个相邻的导电图案区域150P之间的区域。非导电空间区域150S是其中不存在导电图案区域150P的区域。
非导电空间区域150S和导电图案区域150P在第一方向(X方向)上交替且重复地布置，并且导电图案区域150P和导电插塞120P可以在第一方向(X方向)上交替且重复地布置。
非导电空间区域150S在第一方向(X方向)上的长度150SL可以小于导电插塞120P的第一直径120PL。导电插塞120P彼此隔开第一距离120X。导电图案区域150P在第一方向(X方向)上的长度150PL大于第一距离120X并且可以小于第一距离120X与第一直径120PL之和。导电图案区域150P的下表面的水平可以与导电插塞120P的上表面的水平相同。
第一绝缘层110可以布置在导电插塞120P的侧表面和下表面上。此外，由与第一绝缘层110不同的材料形成的第二绝缘图案130P和140P可以布置在导电插塞120P的上表面的至少一部分中，例如，在导电插塞120P的中心。这里，布置在导电插塞120P的上表面的至少一部分中的第二绝缘图案130P和140P可以填充非导电空间区域150S。
由于非导电空间区域150S，具有这样结构的线图案组150不仅仅通过导电图案区域150P电连接。因此，线图案组150可以通过导电插塞120P电连接。
参照图3J，覆盖第二绝缘图案130P和140P以及线图案组150的第三绝缘层160可以被形成。
第三绝缘层160可以是例如硅氧化物、硅氮化物层、硅氮氧化物层和硅碳化物当中的材料。第三绝缘层160可以由与蚀刻停止层130(参照图3F)相同的材料形成。然而，本发明构思不限于此。
第三绝缘层160可以具有足够的厚度，使得线图案组150不暴露于外部。
参照图3K，第三掩模图案M3在第三绝缘层160上形成。
暴露第三绝缘层160的上表面的部分的孔M3H可以在第三掩模图案M3中形成。第三掩模图案M3可以由光致抗蚀剂形成。将示意性地描述在第三绝缘层160上形成第三掩模图案M3的工艺。具有孔M3H的第三掩模图案M3通过在第三绝缘层160上涂覆光致抗蚀剂层并经由曝光工艺和显影工艺图案化该光致抗蚀剂层而形成。
参照图3L，包括焊盘孔160H的第三绝缘图案160P被形成，使得线图案组150的上表面的部分通过使用第三掩模图案M3(参照图3K)作为蚀刻掩模蚀刻第三绝缘层160(参照图3K)的部分而被暴露。
焊盘孔160H可以布置在线图案组150的两端。然而，本发明构思不限于此。在形成焊盘孔160H之后，第三掩模图案M3(参照图3K)可以通过灰化工艺和剥离工艺被去除。
参照图3M，填充焊盘孔160H(参照图3L)的焊盘155被形成。
焊盘155可以由镍(Ni)、Cu、铝(Al)、金(Au)、钨(W)或以上金属的组合形成。然而，本发明构思不限于此。焊盘155可以电连接到线图案组150的两端。也就是，至少两个焊盘155可以电连接到线图案组150。
在另外的示例实施方式中，焊盘155可以不被形成，线图案组150的两端的从第三绝缘图案160P暴露的部分可以用作焊盘155。
根据本发明构思，可以通过将测量设备连接到焊盘155而快速且准确地测量在导电插塞120P与线图案组150之间是否产生电开路缺陷以及在基板100与线图案组150之间是否产生电短路缺陷。
参照图3N，示出了包括用于连接导电插塞120P的第一线图案组L1和第二线图案组L2的中介层10。
至少两个线图案组150可以被形成，因为虽然导电插塞120P与线图案组150之间的电开路缺陷可仅通过一个线图案组150来测量，但是基板100与线图案组150之间的电短路缺陷可通过至少两个线图案组来测量。
因此，具有布置在导电插塞120P的中心的非导电空间区域150S以及通过桥接两个相邻的导电插塞120P的外围而布置的导电图案区域150P的第一线图案组L1和第二线图案组L2可以被布置。此外，在第一线图案组L1和第二线图案组L2的两端电连接到导电图案区域150P的焊盘155可以被布置。
第一线图案组L1和第二线图案组L2具有相同的结构，平行地相邻，并且彼此物理/电隔离。在示例实施方式中，第一线图案组L1和第二线图案组L2可以在第一方向(X方向)上具有相同的长度。在另外的示例实施方式中，第一线图案组L1和第二线图案组L2可以在第一方向(X方向)上具有不同的长度。
中介层10可以包括具有基板100、第一线图案组L1和第二线图案组L2、导电插塞120P以及焊盘155的测试结构。此外，中介层10还可以包括执行与该测试结构不同功能的测试结构。
图4A和4B是示出其中在基板、线图案组和导电插塞之间产生电开路/短路缺陷的中介层的结构的视图。
参照图4A，蚀刻停止层130(参见图3G)的要去除的部分可以留下成为蚀刻残留物130R。
在正常情况下，线图案组150通过导电插塞120P电连接。另一方面，当蚀刻残留物130R在线图案组150与导电插塞120P之间时，线图案组150和导电插塞120P可以电隔离。
因此，当线图案组150在导电插塞120P上形成时，可以在导电插塞120P与线图案组150之间引起电开路缺陷。在蚀刻工艺中，蚀刻停止层(参照图3G)的一部分可能被较少地蚀刻，从而可引起电开路缺陷。例如，蚀刻停止层130(参照图3G)和/或层间绝缘层140(参照图3G)形成为具有大于正常厚度的厚度，或者蚀刻停止层130(参照图3G)被较少地蚀刻为具有小于正常厚度的厚度，使得可产生电开路缺陷。
参照图4B，不仅蚀刻停止层130(参照图3G)被部分地蚀刻而且要留下而不去除的第一绝缘层110(参照图3G)也被部分地蚀刻，使得第一绝缘图案110P被形成并且基板100的上表面被暴露。
在正常情况下，基板100通过第一绝缘层110(参照图3G)与线图案组150电隔离。另一方面，当第一绝缘层110(参照图3G)不在基板100与线图案组150之间时，基板100和线图案组150被电连接。
因此，当线图案组150在导电插塞120P上形成时，可在基板100与线图案组150之间引起电短路缺陷。在蚀刻工艺中，要留下而不去除的第一绝缘层110(参照图3G)被部分地蚀刻，使得可产生电短路缺陷。例如，蚀刻停止层130(参照图3G)和/或层间绝缘层140(参照图3G)形成为具有大于正常厚度的厚度，或者第一绝缘层110(参照图3G)被较少地蚀刻以具有小于正常厚度的厚度，使得可产生电短路缺陷。
图5是示出根据示例实施方式的制造半导体封装的方法的流程图。
参照图5，制造半导体封装的方法S10包括以下操作：提供具有安装区域和测试区域的基板，S100；在基板的测试区域中形成彼此隔开且每个具有第一直径和第一深度的多个硅贯通电极，S200；以及形成包括布置在硅贯通电极的中心的非导电空间区域和通过桥接两个相邻的硅贯通电极的外围而布置的导电图案区域的第一线图案组和第二线图案组，S300。方法S10还包括：形成电连接到第一线图案组的两端的第一焊盘和电连接到第二线图案组的两端的第二焊盘，S400；向第一焊盘提供电信号并生成第一数据，S500；向第二焊盘提供测量信号并生成第二数据，S600；通过第一数据和第二数据检测第一线图案组是否有缺陷，S700；以及在安装区域上安装至少一个半导体芯片，S800。
在以上操作当中，因为参照图3A至3N详细描述了操作S100至S400，所以为了方便起见，将不给出其描述。
在操作S500中，通过测试结构10T(参照图2)确定线图案组150(参照图2)和导电插塞120P(参照图2)是电连接还是电隔离，使得可以生成能够确定在线图案组150(参照图2)与导电插塞120P(参照图2)之间是否存在绝缘层(这是有缺陷的)的第一数据。
在操作S600中，通过测试结构10T(参照图2)确定基板100(参照图2)和线图案组150(参照图2)是否电连接或电隔离，使得可以生成能够确定在基板100(参照图2)与线图案组150(参照图2)之间是否不存在绝缘层(这是有缺陷的)的第二数据。
在操作S700中，分析由操作S500和S600生成的第一数据和第二数据，从而确定用于测量的中介层10(参照图1)是包括正常结构还是有缺陷结构。
在操作S800中，对包括正常结构的中介层执行后续工艺，并且至少一个半导体芯片10C(参照图1)可以安装在安装区域MA(参照图1)中。
后续工艺可以包括在基板100(参照图2)的上表面上形成再互连层的工艺、研磨基板100(参照图2)的下表面并暴露硅贯通电极的工艺。可以包括完成用于半导体封装的中介层的所有工艺。
在测试中介层中的缺陷的方法中，光学测试可以发现各种缺陷中的大多数。然而，光学测试无法区分直接影响产量劣化的主要缺陷。此外，因为用于光学测试的测量设备通过扫描方法测试基板，所以用时长并且测量设备价格高。因此，在中介层的制造工艺期间，无法对整个基板执行光学测试。此外，当仅对基板的一区域执行光学测试时，无法检测到所有缺陷，从而在提高制造成品率方面存在限制。另一方面，包括根据本发明构思的测试结构的中介层可以在短时间内通过使用测试结构而检测电开路/短路缺陷。
图6是详细示出在根据示例实施方式的制造半导体封装的方法中生成第一数据的过程的流程图。
参照图6，制造半导体封装的方法S10(参照图5)的操作S500包括以下操作：向电连接到线图案组150(参照图2)的第一焊盘提供电信号，S510；确定电流是否在第一焊盘之间流动，S520；以及生成第一数据，S530。通过电信号检测线图案组150(参照图2)和导电插塞120P(参照图2)中是否存在电缺陷。
当电信号被提供给第一焊盘并且电流在第一焊盘之间流动时，关于线图案组150(参照图2)和导电插塞120P(参照图2)可以生成正常数据作为第一数据。
当电信号被提供给第一焊盘并且电流不在第一焊盘之间流动时，关于线图案组150(参照图2)的导电插塞120P(参照图2)可以生成开路缺陷数据作为第一数据。
图7是详细示出在根据示例实施方式的制造半导体封装的方法中生成第二数据的过程的流程图。
参照图7，在制造半导体封装的方法S10(参照图5)中，操作S600包括以下操作：在向电连接到第一线图案组L1(参照图2)的第一焊盘提供电信号的状态下向电连接到第二线图案组L2(参照图2)的第二焊盘提供测量信号，S610；确定电流是否在第二焊盘之间流动，S620；以及生成第二数据，S630。
通过测量信号确定在基板100(参照图2)和第一线图案组L1(参照图2)中是否存在电缺陷。
在电信号被提供给第一焊盘的状态下，当电流在第一焊盘之间流动并且电流不在未被提供电信号的第二焊盘之间流动时，关于基板100(参照图2)和第一线图案组L1(参照图2)可以生成正常数据作为第二数据。
相反，在电信号被提供给第一焊盘的状态下，当电流在第一焊盘之间流动并且电流在未被提供电信号的第二焊盘之间流动时，关于基板100(参照图2)和第一线图案组L1(参照图2)可以生成短路缺陷数据作为第二数据。
图8是示出根据示例实施方式的制造半导体封装的方法的流程图。
参照图8，示出了制造半导体封装的方法S20，该方法还包括在图5的操作S700之后将包括正常数据的基板与包括缺陷数据的基板区分开的操作S710。
通过对其中第一数据项和第二数据项正常的基板执行后续工艺而获得的中介层可以用于制造半导体封装件。其中第一数据项和第二数据项之一有缺陷的基板被再加工或废弃。
也就是，根据制造半导体封装的方法S20，在执行在基板100(参照图2)上形成再互连层的工艺之前，清楚地掌握了基板中是否存在缺陷，并且可以对包括正常数据的基板100(参照图2)执行后续工艺。因此，可以提高半导体封装的可靠性和经济可行性。
图9是示出通过根据示例实施方式的制造半导体封装的方法而制造的半导体封装的截面图。
参照图9，示出了由堆叠式封装(POP)形成的半导体封装900，其中下半导体封装910和上半导体封装930被倒装芯片接合到采用硅贯通电极的中介层920。
半导体封装900包括下半导体封装910、在其中包括多个硅贯通电极923的中介层920、以及上半导体封装930。中介层920可以是中介层10(参照图1)。
多个第一连接端子914附接到下半导体封装910的基板912的下部。多个第一连接端子914可以用于将半导体封装900连接到电子装置的主印刷电路板(PCB)。在示例实施方式中，多个第一连接端子914可以由焊料球或焊料垫形成。
中介层920用于实现用来以精细节距连接下半导体封装910和上半导体封装930的竖直连接端子。POP集成电路器件的平面尺寸可以通过采用中介层920而减小。中介层920包括多个硅贯通电极923穿过其的硅层922、以及形成在硅层922的下表面和上表面上以再互连多个硅贯通电极923的再互连层924和926。在示例实施方式中，再互连层924和926中的任一个或两者可以被省略。
在中介层920的下表面上，用于将多个硅贯通电极923连接到下半导体封装910的基板912的多个第二连接端子928被形成。用于将多个硅贯通电极923连接到上半导体封装930的多个第三连接端子929形成在中介层920的上表面上。在示例实施方式中，第二连接端子928和第三连接端子929由焊料凸块或焊料垫形成。
当半导体封装900用于移动电话时，下半导体封装910可以是诸如处理器的逻辑器件，上半导体封装930可以是存储器件。在示例实施方式中，上半导体封装930可以是其中层叠多个半导体芯片并且上半导体封装930的上部可以由包封构件密封的多芯片封装。
图10是示出包括通过根据示例实施方式的制造半导体封装的方法而制造的半导体封装的半导体模块的俯视图。
参照图10，半导体模块1000包括模块基板1010、安装在模块基板1010上的控制芯片1020、以及安装在模块基板1010上的多个半导体封装1030。
在模块基板1010的一侧，多个输入和输出端子1050可以插入到主板的插座中。多个半导体封装1030可以包括中介层10(参照图1)。此外，多个半导体封装1030可以通过制造半导体封装的方法S10或S20来制造。
图11是示出通过根据示例实施方式的制造半导体封装的方法而制造的半导体封装的系统的框图。
参照图11，系统1100包括控制器1110、输入/输出装置1120、存储器1130、接口1140和总线1150。
系统1100可以是移动系统或用于发送或接收信息的系统。在示例实施方式中，移动系统可以是便携式计算机、网络平板电脑、移动电话、数字音乐播放器或存储卡。
用于控制系统1100中的执行程序的控制器1110可以由微处理器、数字信号处理器、微控制器或类似于以上装置的装置形成。
输入/输出装置1120可以用于输入或输出系统1100的数据。系统1100连接到外部装置，例如个人计算机(PC)或网络，并且可以与外部装置交换数据。输入/输出装置1120可以是例如触摸平板、键盘或显示器件。
存储器1130存储用于控制器1110的操作的数据或者可以存储由控制器1110处理的数据。存储器1130可以是包括中介层10(参照图1)的半导体封装。此外，存储器1130可以通过制造半导体封装的方法(S10或S20)来制造。
接口1140可以是系统1100与外部装置之间的数据传输路径。控制器1110、输入/输出装置1120、存储器1130和接口1140可以通过总线1150彼此通信。
在本发明构思的领域中惯例的是，在功能块、单元和/或模块方面描述并在附图中示出示例实施方式。本领域技术人员将理解，这些块、单元和/或模块由可使用基于半导体的制造技术或其它制造技术而形成的电子(或光学)电路(诸如逻辑电路、分立部件、微处理器、硬连线电路、存储元件、布线连接等)物理地实现。在这些块、单元和/或模块由微处理器或类似物实现的情况下，它们可以使用软件(例如微代码)被编程以执行这里所讨论的各种功能，并且可以可选地由固件和/或软件驱动。或者，每个块、单元和/或模块可以由专用硬件、或作为执行某些功能的专用硬件与处理器(例如，一个或更多个编程后的微处理器和相关电路)的组合来实现以执行另外的功能。而且，示例实施方式的每个块、单元和/或模块可以被物理地分成两个或更多个交互且离散的块、单元和/或模块而不脱离本发明构思的范围。此外，示例实施方式的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块而不脱离本发明构思的范围。
虽然已经参照本发明的示例实施方式显示和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种各样的改变在而不背离所附权利要求的精神和范围。
本申请要求享有2017年11月2日向韩国知识产权局提交的韩国专利申请第10-2017-0145376号的优先权，其公开通过引用全文合并于此。

Claims (25)

1.一种中介层，包括：
具有安装区域和测试区域的基板；
彼此隔开的第一导电插塞，所述第一导电插塞沿着第一方向设置并且设置到所述基板的所述测试区域中；
第一线图案组，包括设置在所述第一导电插塞的第一中心上的第一非导电图案和设置为桥接第一相邻对的所述第一导电插塞的第一外围的第一导电图案；以及
第一焊盘，在所述第一线图案组的两个第一端处连接到所述第一导电图案。
2.根据权利要求1所述的中介层，其中所述第一非导电图案和所述第一导电图案沿着所述第一方向交替且重复地设置，以及
其中所述第一导电图案和所述第一导电插塞沿着所述第一方向交替且重复地设置。
3.根据权利要求1所述的中介层，其中所述第一非导电图案的每个在所述第一方向上的长度小于所述第一导电插塞的每个的直径。
4.根据权利要求1所述的中介层，其中所述第一导电插塞彼此隔开一距离，以及
其中所述第一导电图案的每个在所述第一方向上的长度大于所述距离且小于所述距离与所述第一导电插塞的每个的直径之和。
5.根据权利要求1所述的中介层，其中所述第一导电图案的下表面的第一水平与所述第一导电插塞的上表面的第二水平相同。
6.根据权利要求1所述的中介层，还包括设置在所述第一导电插塞的侧表面和下表面上的第一绝缘层，
其中所述第一非导电图案包括第二绝缘层，所述第二绝缘层设置在所述第一导电插塞的上表面的一部分上并且包括不同于所述第一绝缘层的第二材料的第一材料。
7.根据权利要求6所述的中介层，其中所述第二绝缘层具有不同材料的多层结构。
8.根据权利要求1所述的中介层，还包括贯通硅通路，所述贯通硅通路设置在所述安装区域中并且具有与所述第一导电插塞的第二形状相同的第一形状。
9.根据权利要求8所述的中介层，还包括设置在所述安装区域上并且连接到所述贯通硅通路的半导体芯片。
10.根据权利要求1所述的中介层，其中所述基板还具有器件区域，以及其中所述中介层还包括设置在所述器件区域上的半导体器件。
11.根据权利要求1所述的中介层，还包括：
彼此隔开均匀距离的第二导电插塞，所述第二导电插塞沿着所述第一方向设置并且设置到所述基板的所述测试区域中，所述第二导电插塞在垂直于所述第一方向的第二方向上与所述第一导电插塞隔开设置；
第二线图案组，包括设置在所述第二导电插塞的第二中心上的第二非导电图案和设置为桥接第二相邻对的所述第二导电插塞的第二外围的第二导电图案；以及
第二焊盘，在所述第二线图案组的两个第二端处连接到所述第二导电图案。
12.根据权利要求11所述的中介层，其中所述第一线图案组和所述第二线图案组具有相同的结构，彼此相邻且彼此平行，并且彼此物理分离。
13.根据权利要求11所述的中介层，其中所述第一线图案组和所述第二线图案组在所述第一方向上具有相同的长度。
14.根据权利要求11所述的中介层，还包括第三绝缘层，所述第三绝缘层设置为覆盖所述第一线图案组和所述第二线图案组的第一上表面，
其中所述第一焊盘和所述第二焊盘的第二上表面暴露于外部。
15.根据权利要求14所述的中介层，其中所述第一焊盘接触第一装置用于测试所述第一线图案组与所述第一导电插塞之间的第一开路缺陷，
其中所述第二焊盘接触第二装置用于测试所述第二线图案组与所述第二导电插塞之间的第二开路缺陷，以及
其中所述第一焊盘和所述第二焊盘接触第三装置用于测试所述第一线图案组和所述第二线图案组与所述基板之间的短路缺陷。
16.一种制造中介层的方法，所述方法包括：
提供基板；
在所述基板中形成第一贯通硅通路；
形成第一线图案组，所述第一线图案组包括设置在所述第一贯通硅通路的第一中心上的第一非导电图案和设置为桥接第一相邻对的所述第一贯通硅通路的第一外围的第一导电图案；以及
形成连接到所述第一线图案组的两个第一端的第一焊盘。
17.根据权利要求16所述的方法，其中所述第一导电图案的下表面的第一水平与所述第一贯通硅通路的上表面的第二水平相同。
18.根据权利要求16所述的方法，其中所述第一线图案组的形成包括在所述第一贯通硅通路上形成具有不同绝缘材料的层叠结构的绝缘图案。
19.根据权利要求16所述的方法，还包括：
在所述基板中形成第二贯通硅通路；
形成第二线图案组，所述第二线图案组包括设置在所述第二贯通硅通路的第二中心上的第二非导电图案和设置为桥接第二相邻对的所述第二贯通硅通路的第二外围的第二导电图案；以及
形成连接到所述第二线图案组的两个第二端的第二焊盘，
其中所述第一线图案组和所述第二线图案组彼此相邻且彼此平行。
20.根据权利要求19所述的方法，还包括向所述第一焊盘和所述第二焊盘的每个提供电信号用于测试所述第一线图案组与所述第一贯通硅通路之间的第一开路缺陷、所述第二线图案组与所述第二贯通硅通路之间的第二开路缺陷、以及所述第一线图案组和所述第二线图案组与所述基板之间的短路缺陷。
21.一种制造半导体封装的方法，所述方法包括：
提供具有安装区域和测试区域的基板；
在所述基板的所述测试区域中形成第一贯通硅通路(TSV)；
形成第一线图案组，所述第一线图案组包括设置在所述第一贯通硅通路的第一中心上的第一非导电图案和设置为桥接第一相邻对的所述第一贯通硅通路的第一外围的第一导电图案；
形成连接到所述第一线图案组的两个第一端的第一焊盘；
在所述基板中形成第二贯通硅通路；
形成第二线图案组，所述第二线图案组包括设置在所述第二贯通硅通路的第二中心上的第二非导电图案和设置为桥接第二相邻对的所述第二贯通硅通路的第二外围的第二导电图案；
形成连接到所述第二线图案组的两个第二端的第二焊盘；
通过向所述第一焊盘提供电信号而生成第一数据；
通过向所述第二焊盘提供测量信号而生成第二数据；
基于所述第一数据和所述第二数据检测所述第一线图案组是否有缺陷；以及
在所述安装区域上安装半导体芯片。
22.根据权利要求21所述的方法，其中所述第一数据的生成包括：
确定第一电流是否在所述第一焊盘之间流动；
响应于所述第一电流被确定为在所述第一焊盘之间流动而将所述第一数据确定为正常数据；以及
响应于所述第一电流被确定为不在所述第一焊盘之间流动而将所述第一数据确定为开路缺陷数据。
23.根据权利要求22所述的方法，其中所述第二数据的生成包括：
确定第二电流是否在所述第二焊盘之间流动；
响应于所述第一电流被确定为在所述第一焊盘之间流动并且所述第二电流被确定为不在所述第二焊盘之间流动而将所述第二数据确定为正常数据；以及
响应于所述第一电流被确定为在所述第一焊盘之间流动并且所述第二电流被确定为在所述第二焊盘之间流动而将所述第二数据确定为短路缺陷数据。
24.根据权利要求23所述的方法，还包括响应于所述第一线图案组被检测为无缺陷而确定所述基板不包括缺陷，
其中所述半导体芯片的安装包括响应于所述基板被确定为不包括缺陷而将所述半导体芯片安装在所述基板上。
25.一种中介层，包括：
具有安装区域和测试区域的基板；
彼此隔开的第一导电插塞，所述第一导电插塞沿着第一方向设置并且设置到所述基板的所述测试区域中；
第一线图案组，包括设置在所述第一导电插塞的第一中心上的第一非导电图案和设置在所述第一导电插塞上并且在所述第一非导电图案之间的第一导电图案；
第一焊盘，设置在所述第一线图案组的两个第一端上；
彼此隔开的第二导电插塞，所述第二导电插塞沿着所述第一方向设置并且设置到所述基板的所述测试区域中，所述第二导电插塞在垂直于所述第一方向的第二方向上与所述第一导电插塞隔开设置；
第二线图案组，包括设置在所述第二导电插塞的第二中心上的第二非导电图案和设置在所述第二导电插塞上并且在所述第二非导电图案之间的第二导电图案；以及
第二焊盘，设置在所述第二线图案组的两个第二端上。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230361045A1 (en) * 2022-05-03 2023-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and methods of manufacturing

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090322364A1 (en) * 2008-06-26 2009-12-31 Freescale Semiconductor, Inc. Test interposer having active circuit component and method therefor
US20120051019A1 (en) * 2010-08-24 2012-03-01 Park Yeong-Lyeol Interposer chip, multi-chip package including the interposer chip, and method of manufacturing the same
CN103325771A (zh) * 2012-03-22 2013-09-25 矽品精密工业股份有限公司 中介板及其电性测试方法
US20160064295A1 (en) * 2014-08-28 2016-03-03 United Microelectronics Corp. Test key array
CN106206338A (zh) * 2015-05-29 2016-12-07 爱思开海力士有限公司 印刷电路板及其测试方法以及制造半导体封装的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001291754A (ja) 2000-04-06 2001-10-19 Nec Corp 導電性プラグ抵抗測定用パターンを有する半導体素子およびプロセス評価方法
KR100466984B1 (ko) 2002-05-15 2005-01-24 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법
JP2004228452A (ja) 2003-01-27 2004-08-12 Nec Electronics Corp 評価パターン及び該パターンを備える半導体装置並びにストレスマイグレーションの評価方法
DE102007015506B4 (de) 2007-03-30 2017-08-10 Advanced Micro Devices, Inc. Verfahren und Halbleiterstruktur zur Überwachung von Ätzeigenschaften während der Herstellung von Kontaktdurchführungen von Verbindungsstrukturen
US20090033353A1 (en) 2007-07-31 2009-02-05 Pdf Solutions Systems and methods for electrical characterization of inter-layer alignment
KR101034634B1 (ko) 2008-12-01 2011-05-16 서울대학교산학협력단 비아 패턴 구조물 형성 방법 및 비아 패턴 구조물의 저항 측정 방법
US8421073B2 (en) 2010-10-26 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for through silicon vias (TSVs) of three dimensional integrated circuit (3DIC)
TW201239350A (en) 2011-03-30 2012-10-01 Ind Tech Res Inst Test key structure and measurement method thereof
US8922230B2 (en) 2011-05-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. 3D IC testing apparatus
US20140191410A1 (en) * 2011-12-27 2014-07-10 Gerald S. Leatherman Damage monitor structure for through-silicon via (tsv) arrays
KR101918608B1 (ko) * 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
US20130342231A1 (en) * 2012-06-21 2013-12-26 Michael Alfano Semiconductor substrate with onboard test structure
JP2015088576A (ja) * 2013-10-30 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090322364A1 (en) * 2008-06-26 2009-12-31 Freescale Semiconductor, Inc. Test interposer having active circuit component and method therefor
US20120051019A1 (en) * 2010-08-24 2012-03-01 Park Yeong-Lyeol Interposer chip, multi-chip package including the interposer chip, and method of manufacturing the same
CN103325771A (zh) * 2012-03-22 2013-09-25 矽品精密工业股份有限公司 中介板及其电性测试方法
US20160064295A1 (en) * 2014-08-28 2016-03-03 United Microelectronics Corp. Test key array
CN106206338A (zh) * 2015-05-29 2016-12-07 爱思开海力士有限公司 印刷电路板及其测试方法以及制造半导体封装的方法

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