TW201113974A - Semiconductor chip, seal-ring structure and the manufacturing process thereof - Google Patents
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Description
201113974 六 、發明說明: 【發明所屬之技術領域】 =㈣為-種半導體、封環結構及其製程,尤指一種設 中’且具有電容效應的封環結構及其製程。 參考第-圖’為傳統半導體晶片之俯視圖。傳統的 ^曰曰片i包含有—積體電路區1G與佈局在半導體晶片!外圍 j封後12 (seal-rmg)。其中,積體電路區1〇可包含各種電 2置’例如形成於-基底的被動元件與主動元件。而佈局在 日日片1外圍的封環12係具有防止靜電對積體電路區10 W曰,纽可以避免機械切贿害珊體電路區⑺,以及 ^水氣、或其他污·、雜性的因子進人積體電路區1〇 等功能。 參照第二圖’第二圖為傳統半導體晶片的電路架構示意 圖⑹-般來說’傳統的半導體“丨在時,其賴輸入端 Vd^'須連接到外部一電壓源%,並且需要額外連接一穩麼 電容C1來穩定輸入的電壓。因此,傳統的半導體晶片i在應 用上需要渺卜連接穩壓電容α,聽將造成額外的成本,同 時也增加了半導體晶片丨外部線路上的複雜度。 【發明内容】 有鑑於此’本發明提供—解導體、封環結構及其製移。 ,由半導體晶片中封環結構的改良,使其形成-電容在半導體 晶片中,進而取代外接的穩壓電容。 本發明實施例之封·構,其結構至少包括-基板〆 201113974 源/汲極層、-第―介電層、 一览^ 严層金屬層、一閛極層及 第-下層金屬層。射,猶極層位於 電層位於基板之上。第—下層金屬層位於第一介電^第 介 並 之上 ;丨U中之第—接觸層電連接於源級極層。閘極 I置在弟一介電層之中。第二下層金屬層位 = 上,並且透-錢騎之—第二細層電連接於閘極^ 本發明實_之封職難程,其步驟包括:首先,描 供-基板;接著,形成—源/沒極層於基板中;接下來 ::一:電層於基板之上;然後,形成-閑極層於第一介電ί 第-下層金顧與―第二下層金屬^ 層 '电s之上,並且,第一下層金屬層與第二下層金屬房 ^別經由第-接觸層與第二接觸層電連接於源/汲極層與問^ 綜上所述,本發明實施例之封環結構中,第一下芦 層,第—下層金屬層之間連同該第—接觸賴該第二接觸層 電容’同時’閘極層與源/汲極層分別成為i 電谷兩為的電極。如此,設置有本發明實施例之半導體晶片 將可以直接連接電壓源,而不需再外接—穩 = 壓效果。 I此運詞% —為了使貴審查委員能更進一步瞭解本發明特徵及技術 内合^翔以下有關本發明之詳細朗與關,然而所附圖 式僅提供參考與說姻,並非用來對本發明加以限制。 【實施方式】 參考第三圖,第三圖為設置有本發明實施例之半導體曰曰 201113974 視®。本實施例的封環22被佈局在半導體晶片2的外 具有一般傳統封環的功能,例如防止靜電對半導體晶片 斤《^體電路區2〇的影響,並且可以避免機械切刀傷害到 二、隹:㊣2〇 ’以及防止水氣、或其他污染性、腐錄的因 严所且^體電路區2G。本實細的封環22 *但提供了傳統封 二。”的功’更藉著結構上的改良進而形成-穩壓電容 ㈣Γί n請參考第四圖。第四®為設置有本發明實 ^、Haa片之電路架構示意圖。如第_所示,半導體 曰曰片2在應用時,料體晶片2的―接地端㈤可連接一系 L_!=Vss,半導體晶片2的一電壓輸入端可以直接連 接1壓源Vee’而不需要額外連接 =能夠細定輸入電壓的效果,電壓源w為 ,參考第五圖。第五圖為本發明實施·封環之局部放 大=圖。本實施例之封環22設置有一第一下層金屬層⑽、 一 -下層金屬層Ml’及-上層金屬層Μ!,其中 層金屬層Ml鄕二下層金屬層M1,被妙在同—平面,而 上層金屬層M2被設置在第一下層金屬層m與第二下 層Ml之上。另外,第一下層金屬層规與第二下^
Ml,之間形成穩壓電容Cs。 曰I讀層 復參考第五圖。本實施例之封環22在應用上,第一下声 金屬層鳩與上層金屬層M2電性連接於系統低電壓%,^ 時,第二下層金層層M1,則是電性連接於系統高電壓·。 201113974 為了說明封環22之結構,請參照第六圖,第六圖為第五 圖的剖面圖。如第六圖所示,本實施例之封環22包括了一基 板220、源/汲極層(22卜222)、一第一介電層228、一第一下 層金屬層]VH、一閘極層223及一第二下層金屬層M1,。其 中,基板220為一 p型基板。同時,源/汲極層221、222分別 位於基板220之中,且為一摻雜層,係包含摻雜或p+摻雜。 另外,第一介電層228位於基板220之上,其材料可以包含但 不限於氧切、氮化%、氮氧化⑦、旋塗玻璃(s〇G)、及/或低 介電常數材料。 復參考第六圖。第-下層金屬層M1位於第一介電層似 之上’並且透過第-介電層228中之第一接觸層224、^電 及^221、222。同時,閘極層奶設置在第一介 電層228之中。弟二下層金屬層M1,位於第 侧Μ巾電連接於間 桎層223。刖述的閘極層223為一複晶矽層。 復參考第六圖。在本實施例之封環22中 層M1與第二下層金屬層Ml,之間連同第 了曰至屬 與^二接觸層226之間形成了該穩壓電容^的效二^25 封環22中的源/;:及極層221、222為穩壓 、=★夕,
Vdd 壓 端’而封環22中的閘極層223則成為穩厂二二之-第:電極 極端。又,穩壓電容Cs的第一電極;:‘二:第二電 Vss,。同時’穩壓電容Cs的第二電極端用來連==壓 如此,本實施例之封環22不但 功能,更藉著結構上的改良進而提轉封環所具 、了穩壓電容CS的切 201113974 是故,設置有本發明實施例之半_晶片將可以直接連接電麗 源,而不需再外接穩壓電容即能達到穩壓效果。 復參考第六圖。本實施例之封環22更包括一第二介電層 229、-上層金屬層M2及一保護層23〇。其中,第二介電層 229位於第一下層金屬層M1與第二下層金屬層M,之上: 其材料相包含但不限於氧切、氮财、氮氧切、旋塗玻 璃(SOG)、及/或低介電常數材料。上層金屬層Μ貞彳是位於第 一介電層290之上,並且透過第二介電層29〇中之一第三接觸 • 層227電達接於第一下層金屬層。保護層23〇則是位於上 層金屬層M2之上。保護層230位於本實施例之封環22的最 頂層,用來保護本實施例之封環22之表面免於損壞或污染。 〜配合第六圖與第七圖,參照第七圖。第七圖為本發明的 貝把例之封環製程示意圖。本發明實施例之封環製程包括下列 步驟·首先’於步驟Si〇〇,提供一基板22〇,基板22〇為一 p 基板。接著於步驟Si〇2,形成源/汲極層221、222於基板 220中,前述的源/汲極層22卜222為摻雜層,係包含^^十摻雜 # 或P+推雜。接著於步驟簡,形成-第-介電層228於基板 220之上。接著於步驟si%,形成一閘極層223於第一介電層 2j8之中’刖述的閘極層切為一複晶矽層。最後於步驟 分成一第一下層金屬層Ml與一第二下層金屬層M1,於 第”甩層228之上,並且第一下層金屬層M1與第二下層金 屬層ΜΓ分別經由一第一接觸層224、225與一第二接觸層 2%電連接於源/汲極層221、222與閘極層223。 復參考第七圖。本發明實施例之封環製程更包括下列步 驟·接著於步驟S11〇,形成一第二介電層229於第一下層金 201113974 屬層Ml與第一下層金屬層⑷’之上。接著於步驟呂⑴,开) 成一上層金屬層M2於第二介電層229之上,並且上層金屬層 M2經由-第三接觸層227電連接於第一下層金屬層m。最 ^於步驟S1M,形成一保護層23〇於上層金屬層M2之上。 刖述中的第-介電層228與第二介電層229,其材料可以包含 仁不限於氧化♦、氮化;^、氮氧化妙、旋塗玻璃(s〇g)、及/ 或低介電常數材料。同時,保護層现位於封環Μ的最頂層, 其係用來保護封環22之表面免於損壞或污染。 在上述製程中,接觸層224、225'226及227的形成方 法可為.藉由在介電層228、229中形成孔洞,然後利用物理 氣相沉積法(Physical Vapor Depositing ; PVD)或化學氣相沉 積法(Chemical Vapor Depositing ; CVD)沉積金屬材料(例如 鈦、鎢、鋁、銀、銅或其他合金等)於介電層228、229中並填 入孔洞内,在利用回蝕刻法,蝕去部分金屬材料,而僅留下孔 洞中的金屬材料以作為接觸層224、225、226及227。由於上 述製程之技術或條件皆為傳統技術,故在此不加以描述。 綜合上述,利用本實施例之製程所產生的封環22,其在 同一平面上的第一下層金屬層Ml與第二下層金屬層Ml,之 間連同第一接觸層224、225與第二接觸層226之間係形成了 —個穩壓電容Cs的效應。同時,封環22中的源/汲極層221、 222成為穩壓電容cs之第一電極端,而閘極層223成為穩壓 電谷Cs之一第二電極端。又,穩屢電容cs的第一電極端用來 連接系統低電壓Vss ’同時’穩壓電容Cs的第二電極端用來 連接系統高電壓Vdd。 如此,利用本實施例之製程所產生的封環22不但提供了 201113974 所具有的舰,更藉細紅树進而提供繼 合S的功能。是故’設置有本發明實施例之半導體 =直接連接電壓源,而不需再射趙_容即能達到二壓效 明以上所述’僅為本伽最叙具體實補,惟相 内,可不偈限於此’任何熟悉該項技藝者在本發明之辦 可Μ思及之變域修飾,皆可涵蓋細下本案之細 【圖式簡單說明】 第一圖為傳統半導體晶片之俯視圖; Α 第二圖為傳統半導體晶片的電路架構示意圖; 第三圓為妙有本發明實_之半導體⑼的俯視圖; U設置有本發明實施例的半導體晶片之電路架構
紅圖為本伽實施例的封環之局部放大示意圖; 第六圖為第五圖的剖面圖;及 【主魏例之鱗餘示意圖。 習知: 傳統的半導體晶片1 積體電路區10 封環12 電壓輸入端Vdd 電壓源Vcc 201113974 穩壓電容α 本發明: 半導體晶片2 積體電路區20 封環22 基板220 源/汲極層221、222 閘極層223 第一接觸層224、225 第二接觸層226 第三接觸層227 第一介電層228 第二介電層229 保護層230 穩壓電容Cs 電壓輸入端Vdd 電壓源Vcc 接地端Gnd 系統低電壓Vss 第一下層金層層Ml 第二下層金屬層ΜΓ 上層金屬層M2
Claims (1)
- 201113974 七、申請專利範圍: 1.一種封環結構,包括: 一基板; 一源/汲極層’位於該基板之中; -第-介電層,位於該基板之上,具有—第 二接觸層; 日,币 -第二層金屬層餐辟―介電層之上,並且透過該第 I電層中之,亥第-接觸層電連接於該源/汲極層; 一閘極層,設置在該第一介電層之令;及 一第ίΐΐί屬層,位於該第—介電層之上,並且透過該第 -Μ層中之該第二接觸層電連接於該閘極層。 細^項所述之封環結構,其觸—下層金 層之間連同該第-接觸層與該第二接 觸層之間形成一電容。 3.如申請專利範圍第2項所述之封環姓槐.^ 該穩壓電容之-第-電極端。^構’其中該源/沒極層為 範,項所述之封環結構,射該祕極層為 5. 如申請專利範圍第4項所述之封環处描 Ά , #雜或P+摻雜。 ^構’其中該掺雜層為N+ 201113974 9. 如申請專利範圍第7賴述之封環結構,其中該第二電極端 連接一系統高電壓。 10. 如申請專利範圍第1項所述之封環結構,更包括: -第二介電層,位於該第—下層金屬層與該第二下層金屬層 之上; 上層至屬層’位於遠第一介電層之上,並且透過該第二介 電層中之-第三接觸層電連接於該第一下層金屬層;及 一保護層’位於該上層金屬層之上。 11. 一種封環結構製程,包括: 提供一基板; 鲁 形成一源/及極層於該基板中; 形成一第一介電層於該基板之上; 形成一閘極層於該第一介電層之中; 形成-第-下層金属層於該第—介電層之上,並且該第一下 層金屬層經由-第-接觸層電連接於該源/汲極層;及 形成-第二下層金屬層於該第一介電層之上,並且該第二下 層金屬層經由-第二接觸層電連接於該閘極層。 12. 如申請範圍第Π項所述之封環結構製程,更包括: # 形成-第二介電層於該第一下層金屬層與該第二下層金屬 層之上;及 开Μ-上層金屬層於該第二介電層之上,並且該上層金屬層 經由-第三接觸層電連接於該第—下層金屬声。 .如申請範_ 12賴述之封環結構製程,更包0括: 保護層於該上層金屬層之上。 R—種半導體晶片,包括: 一積體電路區; 12 201Π3974 1 亥封環圍繞該積體電 一封環,設置在該積體電路區的外側, 路區,其中,該封環包括: 一基板; 具有一第一接觸層與一第 源/卩及極層,位於該基板之中; 一第一介電層,位於該基板之上, —接觸層; 一第-下層金鬚,位於該第—介電層之上,並且透過該第 -介電射之該第-接騎電連接沒極層;一閘極層,設置在該第一介電層之中;及 -第二下層金屬層,位於該第—介電層之上,並且透過該第 一介電層中之該第二接觸層電連接於該閘極層。 15.如申請專利細第Μ項所述之半導體晶片,該封環更包括: 一第二介電層’位於該第一下層金屬層與該第二下層金屬層 之上; 一上層金屬層,位於該第二介電層之上,並且透過該第二介 電層中之一第三接觸層電連接於該第一下層金屬層;及 一保護層,位於該上層金屬層之上。13
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW098133967A TW201113974A (en) | 2009-10-07 | 2009-10-07 | Semiconductor chip, seal-ring structure and the manufacturing process thereof |
CN200910204383.3A CN102044539A (zh) | 2009-10-07 | 2009-10-22 | 半导体芯片、封环结构及其制造方法 |
US12/749,497 US20110233632A1 (en) | 2009-10-07 | 2010-03-29 | Semiconductor seal-ring structure and the manufacturing method thereof |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW098133967A TW201113974A (en) | 2009-10-07 | 2009-10-07 | Semiconductor chip, seal-ring structure and the manufacturing process thereof |
CN200910204383.3A CN102044539A (zh) | 2009-10-07 | 2009-10-22 | 半导体芯片、封环结构及其制造方法 |
US12/749,497 US20110233632A1 (en) | 2009-10-07 | 2010-03-29 | Semiconductor seal-ring structure and the manufacturing method thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
TW201113974A true TW201113974A (en) | 2011-04-16 |
Family
ID=49551998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW098133967A TW201113974A (en) | 2009-10-07 | 2009-10-07 | Semiconductor chip, seal-ring structure and the manufacturing process thereof |
Country Status (3)
Country | Link |
---|---|
US (1) | US20110233632A1 (zh) |
CN (1) | CN102044539A (zh) |
TW (1) | TW201113974A (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9293606B2 (en) * | 2011-11-15 | 2016-03-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with seal ring with embedded decoupling capacitor |
CN106469663A (zh) * | 2016-03-07 | 2017-03-01 | 陈军建 | 铝栅cmos双层金属布线的制作工艺及其版图结构 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6798022B1 (en) * | 2003-03-11 | 2004-09-28 | Oki Electric Industry Co., Ltd. | Semiconductor device with improved protection from electrostatic discharge |
US7767511B2 (en) * | 2007-06-21 | 2010-08-03 | Texas Instruments Incorporated | Semiconductor device manufactured using a method to improve gate doping while maintaining good gate profile |
TW201113977A (en) * | 2009-10-02 | 2011-04-16 | Fortune Semiconductor Corp | Semiconductor chip, seal-ring structure and the manufacturing process thereof |
-
2009
- 2009-10-07 TW TW098133967A patent/TW201113974A/zh unknown
- 2009-10-22 CN CN200910204383.3A patent/CN102044539A/zh active Pending
-
2010
- 2010-03-29 US US12/749,497 patent/US20110233632A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20110233632A1 (en) | 2011-09-29 |
CN102044539A (zh) | 2011-05-04 |
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