TW201015558A - Selective erase operation for non-volatile storage - Google Patents

Description

201015558 六、發明說明： 【發明所屬之技術領域】 本發明係關於用於非揮發性儲存之技術。 【先前技術】 在各種電子裝置中使用半㈣記憶體已變得更風行。舉 例而言，非揮發性半導體記憶體係用於蜂巢式電話、數位 相機、個人數位助理、行動計算裝置、非行動計算裝置及 其他裝置中。電可抹除可程式化唯讀記憶體(eepr〇m)及

快閃記憶體為最風行之非揮發性半導體記憶體當中之兩 種0 EEPROM及快閃記憶體兩者均利用浮動閑極，浮動問極 疋位於半導體基板中之通道區域上方且與通道區域絕緣。 序動閘極定位於源極區域與沒極區域之間。控制間極提供 於浮動問極上且與浮動閘極絕緣。電晶體之臨限電壓係由 留存於浮動閘極（或其他電荷儲存區域）上之電荷量控制。 亦即在接通電Ba體以准許其源極與②極之間的傳導之前 ❹必須施加至控制閘極之最小電麼量係由浮動閑極（或其他 電荷儲存區域）上之電荷位準控制。 在程式化EEPR〇M或快閃記憶體裝置（諸如nand快閃記 憶體裝置）時，通常將程式化電壓施加至控制間極且將位 元線接地。將來自通道之電子注入至浮動閘極中。當電子 積k於/字動閘極中時，浮動閘極變得帶負電，且記憶體單 元（memory cell)之臨限電壓升高’使得記憶體單元處於經 程式化狀態。可在名為「Source Side Self-Boosting 141356.doc 201015558

Technique For Non-Volatile Memory」之美國專利 6,859,397 及名為「Detecting Over Programmed Memory」之美國專 利6,917,545中找到關於程式化之更多資訊，該兩個專利之 全部内容係以引用之方式併入本文中。 一些EEPROM及快閃記憶體裝置具有用以儲存兩個電荷 範圍之浮動閘極（或其他電荷儲存區域），且因此，可在兩 個狀態（經抹除狀態與經程式化狀態）之間程式化/抹除記憶 體單元。此記憶體裝置有時被稱為二進位記憶體裝置。 藉由識別被分離禁用範圍之多個相異容許/有效經程式 化臨限電壓範圍來實施多態記憶體裝置。每一相異臨限電 壓範圍對應於與在記憶體裝置中所編碼之資料位元集合之 預定值相關聯的資料狀態。 儲存於浮動閘極（或其他電荷儲存區域）上的表觀電荷之 移位可由於基於儲存於相鄰浮動閘極（或其他電荷儲存區 域）中之電荷的電場之耦合而發生。此浮動閘極至浮動閘 極耦合現象被描述於美國專利5,867,429中，該專利之全部 内谷係以引用之方式併入本文中。 /于動閘極至洋動閘極耦合之效應對於多態裝置而言具有 較大意義，因為在多態裝置中，容許臨限電壓範圍及禁用 範圍比在—進位裝置中的窄。因&，浮動閘極至浮動閘極 耗合可導致記憶體單元自料臨限電壓範圍移位至禁用範 圍或移位至錯誤的容許臨限電壓範圍。 浮動閘極至浮動閘極耦合可發生於已在不同時間被程式 化之相鄰記憶體單元集合之間。舉例而言，第__記憶體單 141356.doc 201015558 元經程式化以向其對應於一資料集合之浮動間極添加電荷 位準iw後 < 多個才目鄰記憶體單元經程式化以向其對 應於第二資料集合之浮動間極添加電荷位準。在程式化相 鄰記憶體單元中之一或多者之後，自第―記憶體單元所讀 之電荷位準由於相鄰記憶體單元上之電荷搞合至第一記 .憶體單元的效應而表現為不同於經程式化電荷位準。來自 相鄰記憶體單元之耦合可使所讀取之表觀電荷位準移位一 充分量以導致所儲存之資料的錯誤讀取。 〇 浮動閘極至浮動閘極耦合亦可發生於已同時被程式化之 相鄰記憶體單元集合之間。舉例而言，兩個相鄰多態記憶 體單元可經程式化至不同目標位準，使得第一記憶體單元 經程式化至對應於較低臨限電壓之狀態，且第二記憶體單 元經程式化至對應於較高臨限電壓之狀態。經程式化至對 應於較低臨限電壓之狀態的記憶體單元报可能達到彼狀 態’且在第二記憶體單元達到對應於較高臨限電壓之狀態 之前被鎖定以免受進一步程式化。在第二記憶體單元達到 ® 對應於較南臨限電壓之狀態之後，第二記憶體單元將耦合 至第一記憶體單元且使第一記憶體單元具有高於經程式化 - 臨限電壓之表觀臨限電壓。 . 隨著纪憶體單元之大小繼續縮減’期望臨限電壓之自然 程式化及抹除分布歸因於短通道效應、較大氧化物厚度/ 麵合比變化及較多通道摻雜劑波動而增加，從而減小相鄰 資料狀態/容許臨限電壓範圍之間的可用分離。與僅使用 兩個狀態之記憶體（二進位記憶體）相比較，對於多態記愧 141356.doc 201015558 艎而言，此效應顯著得多。此外，字線之間的空間之減小 及位元線之間的空間之減小亦將增力σ相鄰浮動閘極之間的 耦合。隨著耦合增加及臨限電壓分布增加，將更難以實施 多態記憶體。 【發明内容】 在使用資料而程式化之記憶體單元群體中，與經程式化 之記憶體單元相比較，將㈣經抹除之彼等記憶體單元可 潛在地經歷更多麵合。因此’提供—種系統，其可選擇性 地抹除或以另外方式調整一些記憶體單元，而不抹除或以 另外方式調整所有記憶體單元。 一實施例包括針對第一非揮發性儲存元件集合將第一通 道區域集合升壓至第-電壓範圍，而不針對第二非揮發性 儲存元件集合將第二通道區域集合升壓至第一電壓範圍。 第一通道區域集合及第二通道區域集合為共同基板區域之 一部分。該程序進一步包括將共同賦能電壓施加至第一非 揮發性儲存元件集合及第二非揮發性儲存元件集合以便 降低第一非揮發性儲存元件集合之臨限電壓，而不有意地 降低第二非揮發性儲存元件集合之臨限電壓。 一實施例包括選擇性地降低連接至共同字線且為不同 NAND串之一部分之非揮發性儲存元件子集之臨限電壓， 而不有意地降低連接至共同字線但不在該子集中之非揮發 性儲存元件之臨限電壓。 一實施例包括選擇性地使連接至共同字線集合之nand 串集合中之NAND _子集升壓，及將抹除軾能電壓施加至 141356.doc 201015558 連接至共同字線集合之NAND串集合，以便降低财應串 子集中之非揮發性儲存元件之臨限電壓。 -實施例包括將抹除條件僅施加至連接至共同控制線集 合之非揮發性料元件群㈣言。每—群組包括串聯且共 - m共同通《之多個非揮發性儲存元件。該㈣進_步包 、 ㈣除該子集中之每-群組中之-或多個非揮發性儲存元 件，而不有意地抹除不在該子集中之群組中之非揮發性儲 存元件。 ❹ -實施例包括對連接至共同字線（或其他類型之控制線） 之非揮發性儲存元件子集選擇性地執行—或多次抹除操 作，而不有意地抹除亦連接至共同字線（或其他類型之控 制線）但不在該子集中之非揮發性儲存元件。 實例實施例包括在共同基板區域上之複數個非揮發性 儲存元件’及與複數個非揮發性儲存元件通信之一或多個 管理電路。-或多個管理電路針對第一非揮發性儲存元件 +集將第-通道區域集合升壓至第一電壓範圍，而不針對 第二非揮發性储存元件子集將第二通道區域集合升麼至第 一電㈣®…或多個管理電路將儲存條件改變賦能電麼 施加至第一非揮發性錯存元件集合及第二非揮發性儲存元 件集合。 一實例實施例包括複數個财仙串，及與nand串通信 之構件’該構件係用於選擇性地降低連接至共同字線且為 不同NAND串之—部分之非揮發性館存元件子集之臨限電 壓。 141356.doc 201015558 【實施方式】 快閃記憶體系統之一實例使用NAND結構，其包括配置 夾於兩個選擇閘極之間的多個串聯電晶體。串聯電晶體及 選擇閘極被稱為NAND串。圖1為展示一 NAND串的俯視 圖。圖2為其等效電路。圖1及圖2所描繪之NAND串包括串 聯且夾於第一（或汲極側）選擇閘極120與第二（或源極側）選 擇閘極122之間的四個電晶體100、102、104及106。選擇 閘極120經由位元線觸點126將NAND串連接至位元線。選 擇閘極122將NAND串連接至源極線128。藉由將適當電壓 施加至選擇線SGD來控制選擇閘極120。藉由將適當電壓 施加至選擇線SGS來控制選擇閘極122。電晶體100、 102、104及106中之每一者具有控制閘極及浮動閘極。舉 例而言，電晶體100具有控制閘極100CG及浮動閘極 100FG。電晶體102包括控制閘極102CG及浮動閘極 102FG。電晶體104包括控制閘極104CG及浮動閘極 104FG。電晶體106包括控制閘極106CG及浮動閘極 106FG。控制閘極100CG連接至字線WL3，控制閘極 102CG連接至字線WL2，控制閘極104CG連接至字線 WL1，且控制閘極106CG連接至字線WL0。 應注意，儘管圖1及圖2展示NAND串中之四個記憶體單 元，但四個記憶體單元之使用僅係提供作為一實例。一 NAND _可具有四個以下記憶體單元或四個以上記憶體單 元。舉例而言，一些NAND串將包括8個記憶體單元、1 6個 記憶體單元、32個記憶體單元、64個記憶體單元、128個 141356.doc 201015558 記憶體單元，等等》本文中之論述不限於NAND串中任何 特定數目之記憶體單元。

使用NAND結構之快閃記憶體系統之典型架構將包括若 干NAND串。每一 NAND·串係藉由其受選擇線SGS控制之源 極選擇閘極而連接至源極線，且藉由其受選擇線SGD控制 之汲極選擇閘極而連接至其關聯位元線。每一位元線及經 由位元線觸點而連接至彼位元線之個別NAND串構成記憶 體單元陣列之行。多個NAND串共用位元線。通常，位元 線在NAND串之頂部上以垂直於字線之方向延伸，且連接 至一或多個感測放大器。 NAND型快閃記憶體及其操作之相關實例被提供於均以 引用之方式併入本文中的以下美國專利/專利申請案中： 美國專利第5,570,315號；美國專利第5,774,397號；美國專 利第6,046,935號；美國專利第6,456,528號；及美國專利公 開案第 US 2003/0002348號。 除了 NAND快閃記憶體之外，亦可使用其他類型之非揮 發性儲存裝置。舉例而言，非揮發性記憶體裝置亦係由將 介電層用於儲存電荷之記憶體單元製成。代替早先所描述 之導電浮動閘極元件，使用介電層。利用介電儲存元件之 此等記憶體裝置已由Eitan等人於「NROM: Α

Localized Trapping, 2-Bit Nonvolatile Memory Cell」（IEEE

Electron Device Letters，2000 年 11月，第 11期，第 21 卷 第543至545頁）中進行描述。ΟΝΟ介電層跨越源極擴散與 汲極擴散之間的通道而延伸。將用於一資料位元之電荷@ 141356.doc -9· 201015558 域化於相鄰於汲極之介電層中，且將用於另一資料位元之 電荷局域化於相鄰於源極之介電層中。舉例而言，美國專 利第5,768，192號及第6,011，725號揭示具有夾於兩個二氧化 矽層之間的捕獲介電質的非揮發性記憶體單元。藉由獨立 地讀取介電質内之空間分離之電荷儲存區域之二進位狀態 來實施多態資料儲存。亦可使用其他類型之非揮發性儲 存。 圖3說明記憶體裝置210，其具有用於並列地讀取及程式 化一頁（或其他單位）記憶體單元（例如，NAND多態快閃記 憶體）之讀取/寫入電路。記憶體裝置21〇可包括一或多個記 憶體晶粒或晶片212。記憶體晶粒212包括記憶體單元陣列 (一維或二維）200、控制電路220，及讀取/寫入電路23〇A及 230B。在一實施例中，在記憶體陣列2〇〇之相反側上以對 稱方式來實施藉由各種周邊電路而對記憶體陣列2〇〇之存 取，使得每一側上之存取線及電路之密度減半。讀取/寫 入電路230A及230B包括多個感測區塊3〇〇，其容許並列地 讀取或程式化一頁記憶體單元。記憶體陣列2〇〇可由字線 經由列解碼器240A及240B且由位元線經由行解碼器242A 及242B而定址。字線及位元線為控制線之實例。在一典型 實施例中，控制器244與一或多個記憶體晶粒212包括於同 一記憶體裝置210(例如，移除式儲存卡或封裝）中。經由線 232而在主機與控制器244之間傳送命令及資料，且經由線 234而在控制器與一或多個記憶體晶粒212之間傳送命令及 資料。 141356.doc -10- 201015558 控制電路220與讀取/寫入電路230A及230B合作以對記憶 體陣列200執行記憶體操作。控制電路220包括狀態機 222、晶片上位址解碼器224及電力控制模組226。狀態機 222提供記憶體操作之晶片級控制。晶片上位址解碼器224 -在由主機或記憶體控制器所使用之位址與由解碼器240A、 _24(^、242人及2428所使用之硬體位址之間提供位址介 面。電力控制模組226控制在記憶體操作期間供應至字線 及位元線之電力及電壓。在一實施例中，電力控制模組 φ 226包括可產生大於供應電壓之電壓的一或多個電荷泵。 在一實施例中，控制電路220、電力控制電路226、解碼 器電路224、狀態機電路222、解碼器電路242A、解碼器電 路242B、解碼器電路240 A、解碼器電路240B、讀取/寫入 電路23 0A、讀取/寫入電路230B及/或控制器244中之一者 或其任何組合可被稱為一或多個管理或控制電路。一或多 個管理或控制電路執行本文中所描述之程序。 圖4描繪記憶體單元陣列200之例示性結構。在一實施例 w 中，記憶體單元陣列被劃分成大量記憶體單元區塊（例 如，區塊0至1023，或另一量）。在一實施例中，區塊為習 - 知抹除單位。亦可使用其他抹除單位。 _ 一區塊含有經由位元線（例如，位元線BLO至BLX)及共 同字線集合（WL0、WL1、WL2、WL3)而被存取之一NAND 串集合。圖4展示經串聯連接以形成一 NAND串之四個記憶 體單元。儘管展示在每一 NAND串中包括四個單元，但可 使用四個以上或四個以下單元（例如，16個、32個、64 141356.doc 201015558 個、128個或另一數目個記憶體單元可在一 NAND串上）。 NAND串之一端子係經由汲極選擇閘極（連接至選擇閘極汲 極線SGD)而連接至對應位元線，且另一端子係經由源極 選擇閘極（連接至選擇閘極源極線sgs)而連接至源極線。 在一貝施例中，每一 NAND串包括兩個虛設記憶體單元， 在NAND串之每一端處存在一個虛設記憶體單元。不使用 虛設記憶體單元來儲存資料。 每-區塊通常被劃分成許多頁。在—實施例中，頁為程 式化單位。亦可使用其他程式化單位。一或多頁資料通常 儲存於-列記㈣單元中。舉例而言，―❹頁資料可储 存於連接至共同字線之記憶體單元中…頁可儲存一或多 個區段。—區段包括使用者資料及附加項資料(亦被稱為 系統資料)。附加項資料通常包括標頭資訊及已自該區段 之使用者資料所計算出的錯誤修正碼（Ecc)。控制器（或狀 態機，或其他組件)在正將資料程式化至陣列中時計算 ECC，且亦在正自陣列讀取資料時檢查聊。或者，將 ECC及/或其他附加項資料儲存於與其所從屬之使用者資料 不同的頁或甚至不同的區塊中。使用者資料之區段通常為 5J2個位元組’此對應於磁碟驅動器中之磁區的大小。大 置頁形成一區塊，頁數目 只為自（例如）8頁直至32、64、128 或更多頁中之任何數目。亦可使用不同大小之區塊、頁及 區段。 在一些實施例中，記憶體單 ®早凡包括二重井，其包含P型 基板、在p型基板内之n型井及 τ及在η型井内之ρ型井。通道區 141356.doc 201015558 域、源極區域錢極區域通常定位於p型井中”型井及打 型井被認為係基板之—部分。在—實__，整個記^ 單疋陣列係在-P型井内，纟中p型井中之溝槽提供ΝΑ· 串之間的電隔離。在-實施财，同__井中共用同一 位元線集合之所有區塊均被稱為平面。在其他實施例中， 不同區塊可在不同P型井中。 另外，該裝置可具有反極性，使得三重井包含η型基 板、在η型基板内之ρ型井及在？型井内in型井。在此組態

中，通道區域、源極區域及汲極區域通常定位於η型井 中。 圖5為個別感測區塊300的方塊圖，其被分割成被稱為感 測模組480之核心部分及共同部分49〇。在一實施例中，將 存在用於每一位元線之獨立感測模組48〇及用於多個感測 模組480之集合之一個共同部分49〇。在一實例中，一感測 區塊將包括一個共同部分490及八個感測模組48〇。一群組 中之感測模組中之每一者將經由資料匯流排472而與關聯 ® 共同部分通信。可在美國專利申請公開案2006/0140007中 找到一實例’該案之全部内容係以引用之方式併入本文 中。 感測模組480包含感測電路470，其判定經連接位元線中 之傳導電流是高於或是低於預定位準。在一些實施例中， 感測模組480包括通常被稱為感測放大器之電路。感測模 組480亦包括用以在經連接位元線上設定電壓條件之位元 線鎖存器482。舉例而言，鎖存於位元線鎖存器482中之預 141356.doc 13 201015558 定狀態將導致經連接位元線被拉至表示程式化抑制之狀態 (例如，Vdd)。 共同部分490包含處理器492、資料鎖存器集合494，及 耦合於資料鎖存器集合494與資料匯流排420之間的I/O介 面496。處理器492執行計算。舉例而言，其功能中之一者 係判定儲存於經感測記憶體單元中之資料且將經判定資料 儲存於資料鎖存器集合中。資料鎖存器集合494係用以在 讀取操作期間儲存由處理器492所判定之資料位元。其亦 係用以在程式化操作期間儲存自資料匯流排420所匯入之 資料位元。經匯入資料位元表示意欲經程式化至記憶體中 之寫入資料。I/O介面496提供資料鎖存器494與資料匯流 排420之間的介面。 在讀取或感測期間，系統之操作係在狀態機222之控制 下，狀態機222控制（使用電力控制226)不同控制閘極電壓 至經定址記憶體單元之供應。當感測模組480逐步歷經對 應於由記憶體所支援之各種記憶體狀態之各種預定義控制 閘極電壓時，感測模組480可在此等電壓中之一者下跳脫 (trip)，且將經由匯流排472而提供自感測模組480至處理器 492之輸出。此時，處理器492藉由考慮感測模組之跳脫事 件及關於經由輸入線493而自狀態機所施加之控制閘極電 壓的資訊來判定所得記憶體狀態。處理器492接著計算針 對記憶體狀態之二進位編碼且將所得資料位元儲存至資料 鎖存器494中。在核心部分之另一實施例中，位元線鎖存 器482擔當雙重用途：作為用於鎖存感測模組480之輸出之 141356.doc -14- 201015558 '貞存器且亦作為如上文所描述之位元線鎖存器 據預期’-些實施例將包括多個處理器492。在—實施 :中’每—處理器492將包括一輸出線（圖5中未描繪），^ 得該等輸出線中之每一者經線「或」（wired_〇Rw一起。

在一些f施例中，输出線在連接至線「或」’線（wired_〇R hne)之讀反相。此组,態使能夠在程式化驗證程序期間快 速地判定何時已完成程式化程序，因為接收線「或[線之 狀匕機可判疋經程式化之所有位元何時均已達到所要位 準。舉例而言’當每一位元已達到其所要位準時，針對彼 位元之邏輯〇將被發送至線「或」線（或資則經反相卜合 所有位元均輸出資料0(或經反相之資料⑽，則狀態機: 曉終止程式化程序。在每—處理器與八個感測模組通信之 實施例中’狀態機可能（在一些實施例中）需要將線「或」 線讀取八次’或將邏輯添加至處理器492以積聚關聯位元 線之結果，使得狀態機僅需要將線「或」線讀取一次。 資料鎖存器堆疊4 9 4含有對應於感測模組之資料鎖存器 堆疊。在一實施例中’每-感測模組存在三個 個’或另-數目個)資料鎖存器。在一實施例中，鎖存器 各自為一個位元。 在程式化或驗證期間’待程式化之資料自資料匯流排 420儲存於資料鎖存器集合例中。在驗證程序期間，處理 器492相料所要記憶體狀態而監視㈣證記«㈣。 當該兩者-致時’處理器492収位元線鎖存器M2，以使 位兀線被拉至表示程式化抑制之狀態。此抑制輕合至位元 141356.doc -15· 201015558 線之記憶體單元進一步程式化，即使記憶體單元在其控制 閘極上經受程式化脈衝時亦係如此。在其他實施例中，在 驗證程序期間，處理器初始地載入位元線鎖存器482且感 測電路將其設定為抑制值。 在一些實施例（但並非所需）中，將資料鎖存器實施為移 位暫存器，使得儲存於其中之並列資料轉換成用於資料匯 流排420之串列資料，且反之亦然。在一較佳實施例中， 對應於m個記憶體單元之讀取/寫入區塊的所有資料鎖存器 均可連結在一起以形成區塊移位暫存器，使得可藉由串列 傳送來輸入或輸出一區塊之資料。詳言之，讀取/寫入模 組之組經調適成使得其資料鎖存器集合中之每一資料鎖存 器將依次將資料移入或移出資料匯流排，如同其為用於整 個讀取/寫入區塊之移位暫存器的一部分一樣。 可在以下各者中找到關於感測操作及感測放大器之額外 資訊：（1) 2004年3月25日公開的美國專利申請公開案第 2004/0057287 號的「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」；（2) 2004 年 6 月 10 日公開的美國專利申請公開案第2004/0109357號的「Non_ Volatile Memory And Method with Improved Sensing」；（3) 美國專利申請公開案第20050169082號；（4) 2005年4月5曰 申請的發明人為Jian Chen之名為「Compensating for Coupling During Read Operations of Non-Volatile Memory」 的美國專利申請公開案第2006/0221692號；及（5) 2005年 12月28日申請的發明人為Siu Lung Chan及Raul-Adrian 141356.doc -16- 201015558

Cemea 之名為「ReferenCe Sense Amplifier For Non_ le Memory」的美國專利申請公開案第 號。上文方才所列出之所有五個專利文獻之全部内容係以 引用之方式併.入本文.中。 在成功私式化程序結束時，記憶體單元之臨限電壓應 係在用於經程式化記情贈罝； ,,., ' 愿骽皁兀之一或多個臨限電壓分布内 或在用於經抹除記情贈罝分+ _ 休β ‘愿骽早TL之一臨限電壓分布内（在適當 時）。圖6A說明當每一記憶體單元鍺存兩個位元之資料時 ❹ 用於記憶體單元陣列之實例臨限電壓分布（各自對應於一 貝料狀態）。然而，其他實施例可使用每一記憶體單元兩 個以上或兩個以下位元之資料。舉例而言，亦可使用每一 :己憶體單7L二個位元之資料、每—記憶體單元四個位元之 資料，或其他量。圖6A展示用於經抹除記憶體單元之第一 fe限電壓刀布/-貝料狀態s〇。亦描綠用於經程式化記憶體 單元之三個臨限電壓分布/資料狀態S1、§2及83。在一實 施例中，S0中之臨限電壓係負的，且S1、S2及S3中之臨限 電壓係正的。在一些實施例中，多個臨限電壓分布對應於 負臨限電壓。 - 圖6A之每一相異臨限電壓分布對應於具有用於資料位元 -集合之預定值的資料狀態。經程式化至記憶體單元中之資 料與s己憶體單元之臨限電壓位準之間的特定關係係視用於 該等單元之資料編碼方案而定。舉例而言，美國專利第 6,222,762號及2003年6月13日申請的美國專利申請公開案 第 2004/0255090 號的「Tracking Cells For A Memory 141356.doc 17 201015558

System」（該兩者之全部内容均係以引用之方式併入本文 中）描—述用於多態快閃記憶體單元之各種資料編碼方案。 在一實施例中，使用格雷碼（Gray c〇de)指派而將資料值指 派給臨限電壓範圍/資料狀態，使得若浮動閘極之臨限電 壓錯誤地移位至其鄰近實體狀態，則僅—個位元將受影 響。一實例將「11」指派給臨限電壓分布/資料狀態s〇、 將「10」指派給臨限電壓分布/資料狀態S1、將「⑼」指 派給臨限電壓分布/資料狀態S2，及將「01」指派給臨 電壓分布/資料狀態S3。在此實例中，若抹除記憶體單元 且待程式化之資料為U，則記憶體單元無需改變其臨限電 壓，因為其已經處於與11相關聯之S〇。若抹除記憶體單元 且待程式化之資料為00，則記憶體單元之臨限電壓需要移 動至S2。 圖6A亦展示用於自記憶體單元讀取資料之三個讀取參考 電壓Vrl、Vr2及Vr3。藉由測試給定記憶體單元之臨限電 壓是高於或是低於Vrl、Vr2及Vr3，系統可判定記憶體單 元處於何種臨限電壓分布/資料狀態。 圖6A亦展不二個驗證參考電廢Vvl、Vv2及Vv3。當將記 憶體單元程式化至資料狀態“時，系統將測試彼等記憶體 單元是否具有大於或等於Vvl之臨限電壓。當將記憶體單 元程式化至資料狀態S2時，系統將測試記憶體單元是否具 有大於或等於Vv2之臨限電壓。當將記憶體單元程式化至 資料狀態S3時，系統將判定記憶體單元是否具有其大於或 等於Vv3之臨限電壓。 141356.doc .18· 201015558 在-實施例（被稱為全序列程式化）中’記憶體單元 經抹除臨限電壓分布/f料㈣掏接被程式化至經程式 化臨限電壓分布/資料狀態以、以或幻中之任一者。舉例 而言’可首先抹除待程式化之記憶體單元群體，使得該群 體中之所有記憶體單元均處於經抹除臨限電壓分布/資料 狀態so。當-些記憶體單元正自臨限電壓分布/資料狀態 =被程式化至臨限電壓分布/資料狀態81時，其他記憶體 早7L正自臨限電壓分布/資料狀態s〇被程式化至臨限電壓 分布/資料狀態S2及/或自臨限電壓分布/f料狀態SG被程式

化至臨限電壓分布/資料狀態S3。藉由圖6A之三個彎曲箭 頭以圖形來描緣全序列程式化。 記憶體單元可遭受來自同一字線上、同一位元線或相鄰 字線及相鄰位元線上之鄰近記憶體單元之電容耦合。電容 耦合用來升高記憶體單元之表觀臨限電壓，因為鄰近記憶 體單元已被程式化；然而，浮動閘極可能尚未添加或損失 電荷量°許多記憶體單元之表觀臨限電壓之增加使臨限電 壓分布變寬’如圖6B所描繪。在嚴重電容耦合之一些狀況 下，用於經抹除狀態之臨限電壓可變寬至其與第一經程式 化狀態重疊之點。舉例而言，圖6B展示與臨限電壓分布/ 資料狀態S1重疊之臨限電壓分布/資料狀態s 〇，因為臨限 電壓分布/資料狀態S0已歸因於來自鄰近記憶體單元之電 容耦合而變寬^在一些狀況下，包含臨限電壓重疊之記憶 體單元的頁或區段不能被正確地回讀，因為系統將不能夠 判定單元是處於狀態〇或是狀態i。 141356.doc •19- 201015558 本文中所提出之技術選擇性地執行 應處於經抹除狀態〇但歸因於電容輕^作’以再抹除 表現為在經抹除資料狀態他原因）而具有 厭限電壓分布外部之臨限電 壓的彼等6己憶體單元。執行選 、士加μ〆. 悍注採除，而不有意地抹除 被假疋為經程式化之記憶體單 資料。因此，在一實施例中圖L者中的經程式化 J中圖沾之臨限電壓分布/資料 狀態S 0將緊縮以變得類似於 付頰似於圖6 c之臨限電壓分布/資料狀 態S0,其中臨限電壓分布/資料狀態附之所有記憶體單 兀均具有低於抹除驗證位準Ev之臨限電壓。在—實施例 中，Εν=〇伏特。在選擇性抹除期間，狀態81、82及83中 之記憶體單元將不經歷抹除操作。 圖7為描述用於操作非揮發性儲存之程序的流程圖。在 步驟548中，接收對程式化之請求及待程式化之資料。儲 存貝料。資料可儲存於控制器、狀態機、緩衝器中或其他 處。在圖7之程序之-實施例中，預程式化記憶體單元， 以便維持記憶體單元上之均勻磨損（步驟55〇)。在一實施例 中，將記憶體單元預程式化至狀態S3(最高狀態）、隨機型 樣或任何其他型樣。在一些實施例中，無需執行預程式 化。 在步驟552中，在程式化之前抹除記憶體單元（以區塊或 其他單位）。在一實施例中，藉由使卩型井升高至抹除電壓 (例如’ 20伏特）歷時一充分時段且在源極線及位元線浮動 的同時使選定區塊之字線接地來抹除記憶體單元。在未選 定成經抹除之區塊中’使字線浮動。歸因於電容耦合，未 141356.doc • 20- 201015558 選疋子線、位元線、選擇線及共同源極線亦升高至抹除電 壓之”項著分率，藉此阻止對未選定成經抹除之區塊的抹 除。在選定成經抹除之區塊中，將強電場因此施加至選定 °己〖'"體單元之穿隧氧化物層，且在通常藉由福勒-諾爾德 & 姆穿隨機制（Fowler_N〇rdheim tunneling mechanism)而將 于動閘極之電子發射至基板側時抹除選定記憶體單元。在 將電子自浮動閘極轉移至P型井區域時，選定單元之臨限 電壓降低。可對整個記憶體陣列、個別區塊或另一單位之 ©?·元執行抹除。在—實施例中，在抹除記憶體單元之後， 所有經抹除記憶體單元均將處於資料狀態S0(見圖0A)。一 抹除程序之—實施例包括將若干抹除脈衝施加至ρ型井， 及在抹除脈衝之間驗證記憶體單元是否具有低於Ve ν之臨 限電壓。 在步驟5 5 4處，（視情況）執行軟程式化以使經抹除記憶 體單元之經抹除臨限電壓分布變窄。一些記憶體單元可能 由於抹除程序而處於深於必要經抹除狀態之經抹除狀態。 軟程式化可將程式化脈衝施加至控制閘極，以便將較深經 抹除記憶體單元之臨限電壓移動成較接近於抹除驗證位準 Εν。舉例而言，觀看圖6A，步驟554可包括緊縮與狀態 相關聯之臨限電壓分布。在步驟556中，程式化該區塊之 記憶體單元。圖7之程序可使用上文所描述之各種電路而 在狀態機之指導下執行。在其他實施例中，圖7之程序可 使用上文所描述之各種電路而在控制器之指導下執行。在 步驟558中，記憶體系統（在控制器及/或狀態機之指導下） 141356.doc •21 · 201015558 針對應為經抹除狀態但具有表現為在經抹除資料狀態之臨 限電壓分布外部之臨限電磨的彼等記憶體單元選擇性地執 行抹除操作（例如，用以再抹除彼等記憶體單元卜執行選 擇性抹除’而不有意地抹除被假定為經程式化之記憶體單 元十之任一者中的經程式化資料。在已程式化且（可能）選 擇性地再抹除記憶體單元之後，可讀取記憶體單元（步驟 560) ’且可將所讀取之資料報告給控制器及/或與控制器通 信之主機。 圖8為描述用於對連接至共同字線之記憶體單元執行程 式化之程序之一實施例的流程圖。在圖7之步驟556期間， 可將圖8之程序執行一次或多次。舉例而言，圖8之程序可 用以執行圖6A之全序列程式化，在該狀況下，圖8之程序 將針對每—字線被執行—次。在-實施例中，程式化程序 係乂自表接近於源極線之字線開始且朝向位元線工作之順 序而執行。圖8之程序亦可用以針對一字線執行一頁（或部 刀頁或其他單位）資料之程式化，或執行多遍程式化程序 之遍。亦可使用其他配置。圖8之程序係在狀態機222之 指導下執行。本文中所描述之用於抹除之技術可與許多不 同程式化方案一起使用。 通常’將在程式化操作期間施加至控制閘極之程式化電 壓（Vpgm)作為一系列程式化脈衝進行施加。用以賦能驗證 之驗證脈衝集合係在程式化脈衝中間。在許多實施例中， 程式化脈衝之量值係隨著每一連續脈衝而增加預定步長。 在圖8之步驟608中’將程式化電壓^叩瓜初始化為開始量 141356.doc •22· 201015558 值（例如約12-16 V或另一合適位準”且將程式計數器pc 初始化於1。纟步驟61〇中，冑程式化電壓外抑之程式化 脈衝施加至it定字線（經選定用於程式化之字線）。未選定 子線接收或夕個升壓電壓（例如，約9伏特）以執行此項技 中已知之升壓方案。若應程式化記憶體單元，則使對應 . & 70線接地。另—方面，若記憶體單元應保持於其當前臨 限電壓下，則將對應位元線連接至％(大致25伏特）以抑 制程式化（鎖定記憶體單元以免受程式化）。可在美國專利 ❹ M59,397及美國專利申請公開案第2刪號中找到 關於升壓方案之更多資訊，該兩者之全部内容係以引用之 方式併入本文中。 在步驟610中，將程式化脈衝同時施加至連接至選定字 線之所有記憶體單元，使得一起程式化連接至選定字線之 經選定用於程式化之所有記憶體單元。以此方式，連接至 選定子線之所有3己憶體單元均將同時使其臨限電壓改變， 除非其已被鎖定以免受程式化。 在步驟612中’使用適當目標位準集合來驗證選定記憶 體單元之狀態。圖8之步驟612包括執行一或多次驗證操 作 般而s，在驗證操作及讀取操作期間，將選定字線 連接至-電壓，其位準係針對每一讀取及驗證操作而規定 (例如，見圖6A之用於驗證之Vvl、VvuVv3以及用於讀 取之Vrl、Vr2及Vr3) ’以便判定所關註記憶體單元之臨限 電麼是否已達到此位準。在施加字線電壓之後，量測記憶 體單元之傳導電流以判定記憶體單元是否回應於施加至字 141356.doc •23- 201015558 線之電壓而接通。若傳導電流經量測為大於特定值，則假 設記憶體單元接通且施加至字線之電壓大於記憶體單元之 臨限電壓。若傳導電流經量測為不大於特定值，則假設記 憶體單元未接通且施加至字線之電壓不大於記憶體單元之 臨限電壓。 存在用以在讀取或驗證操作期間量測記憶體單元之傳導 電流的許多方式。在一實例中，根據記憶體單元使感測放 大器中之專用電容器放電或充電之速率而量測記憶體單元 之傳導電流。在另一實例中，選定記憶體單元之傳導電流 容許（或未能容許）包括該記憶體單元之NAND串使對應位 元線放電，其中該位元線已被預放電至已知電壓。在一時 段之後量測位元線上之電壓以查看其是否已放電。應注 意，本文中所描述之技術可與此項技術中已知的用於驗證/ 讀取之不同方法一起使用。可在以引用之方式併入本文中 之以下專利文獻中找到關於驗證/讀取之更多資訊：（1)美 國專利申請公開案第2004/0057287號的 「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」；（2)美國專利申請公開案第2004/0109357號的 「Non-Volatile Memory And Method with Improved Sensing」；（3)美國專利申請公開案第20050 169082號；及 (4)名為 「Compensating for Coupling During Read Operations of Non-Volatile Memory」之美國專利公開案 2006/0221692 ° 若偵測到選定記憶體單元之臨限電壓已達到適當目標位 141356.doc -24- 201015558 準則藉由（例如）在後續程式化脈衝期間將其位元線電壓 升高至Vdd來鎖定記憶體單元以免受進―步程式化。 返回觀看圖8，在步驟614中，檢查所有記憶體單元是否 均已達到其目標臨限電塵。若如此，則程式化程序係完成 且成力的因為所有選定記憶體單元均被程式化及驗證其 .目標狀態。在步驟616中報告「通過」（PASS)狀態。應注 意，在一些實施例中，在步驟614中檢查至少一預定數目 個。己U體單元疋否已被正確地程式化。此預定數目可小於 參&有3己憶體單70之數目，藉此容許程式化程序在所有記憶 體單元均已達到其適當驗證位準之前停止。可在讀取程序 期間使用錯誤修正來修正未經成功程式化之記憶體單元。 若在步驟614中判定並非所有記憶體單元均已達到其目 ‘ δ»限電壓，則程式化程序繼續。在步驟6丨8中，對照程 式極限值（PL)來檢查程式計數器pc。程式極限值pL之一實 例為20 ,然而，可使用其他值。若程式計數器PC不小於程 ❿絲限值，則在步驟63〇中判定尚未經成功程式化之記憶 體單疋的數目是否等於或小於預定數目。若未經成功程式 化之s己憶體單元的數目等於或小於預定數目，則認為程式 化程序係成功的，且在步驟632中報告「通過」狀態。在 許多狀況下了在讀取程序期間使用錯誤修正來修正未經 成功程式化之記憶體單元。然而，若未經成功程式化之記 憶體單元的數目大於預定數目，貝認為程式㈣序係不成 功的，且在步驟634中報告「失敗」（FAIL)狀態。 右在步驟618中判定程式計數器PC小於程式極限值pl， 141356.doc -25- 201015558 則該程序在步驟620處繼續，在該時間期間，程式計數器 pc遞增1且程式化電壓Vpgm逐步升高至下一量值。舉例而 口，下一脈衝將具有比前一脈衝大一步長（例如，〇丨至0 4 伏特之步長）之量值。在步驟620之後，該程序循環回至步 驟610且將另一程式化脈衝施加至選定字線，且該程序繼 續〇 圖9為描述用於針對應為經抹除狀態但具有表現為在經 抹除貝料狀態之臨限電壓分布外部之臨限電壓的彼等記憶 體單元選擇性地執行抹除操作之程序的流程圖。在一實施 例中，針對-選定字線執行圖9之程序，使得對連接至該 一選定字線之彼等記憶體單元執行選擇性抹除。在其他變 化中’連接至不同字線之記憶體單元可同時經受選擇性抹 除程序。 參 _在步驟650中’識別被假定為保持經抹除之記憶體單 兀。舉例而言，若狀態S0對應於資料u、狀態以對應於資 料1〇、狀態S2對應於資料⑽且狀態S3對應於資料qi，則被 假定為儲存資料U之所有記憶體單元均應保持經抹除(例 呆持於狀g SG中）。存在用以識別被假定為保持經抹 體單元的許多合適方式。在—實例中，當前經程 :化或最近經程式化之資料可儲存於緩衝器中(讀或快 憶體中）。可在步驟㈣中自緩衝器讀取此資料’且系 用控制器(見圖3)、狀態機(見圖3)或處理器492(見 圖）來識別被假定為儲存資料U之記憶體單元。在另一實 知例中’可將資料自控制器重發至狀態機或處理器视， 14l356.doc -26 - 201015558 以便判定哪些記憶體單元被假定為儲存資料11。在另一實 施例中，當前經程式化或最近經程式化之資料可儲存於資 料鎖存器494中，且由處理器492使用以判定哪些記憶體單 元被假定為儲存資料11。 在步驟652中，對連接至選定字線之記憶體單元執行抹 除驗證操作。抹除驗證操作判定記憶體單元是否已被正確 地抹除。在一實例中，抹除驗證操作判定記憶體單元之臨

限電壓是否大於抹除驗證比較電壓Vev(見圖6 A)。選定字 線接收抹除驗證比較電壓Vev，且未選定字線接收過度驅 動電壓（大致8伏特至10伏特），有時被稱為Vread。如上文 關於圖8之步驟612所解釋，在施加適當字線電壓（其將電 壓提供至控制閘極）之後，觀測/量測選定記憶體單元之傳 導電流以判定記憶體單元是否正傳導。假設回應於抹除驗 迅電壓Vev而傳導之記憶體單元具有在狀態s〇内之臨限電 壓，且因此被正確地抹除。斷定不回應於接收到抹除驗證 電壓Vev而傳導且被假定為處於抹除狀態s〇之記憶體單元 具有表現為在抹除資料狀態s〇之臨限電壓分布外部（高於 該臨限電壓分布）的臨限電壓。在步驟654中，若驗證所有 己隐體單兀(亦即’所有記憶體單元均回應於b而傳 導）則圖9之程序完成。在一實施例中，若在步驟⑸中 至乂預疋數目個記憶體單元通過抹除驗證程序，則圖9 之程序完成。若適當地驗證少於所有記憶體單元之記憶體 早兀（或驗證少於預定數目個記憶體單元），則該程序在步 驟656處繼續，且麗假定為處於抹除狀請但未通過步 141356.doc -27- 201015558 驟652之驗證程序之彼等記憶體單元執行選擇性抹除操 作。如下文所論述，通過步驟652處之驗證程序之任何記 憶體單元將被鎖定以免受步驟656之選擇性抹除程序。在 執行步驟656之選擇性抹除程序之後，該程序循環回至步 驟652，且執行另一抹除驗證程序。執行步驟652、654及 656之循環，直至驗證所有記憶體單元或正確地驗證預定 數目個記憶體單元為止。在其他實施例中，該循環可由最 大數目個反覆限制。 圖10為描述圖9之步驟656之選擇性抹除操作的時序圖。 圖10展示用於連接至將被選擇性地抹除之記憶體單元之位 元線、連接至將不被抹除之記憶體單元之位元線、未選定 字線、選定字線、SGS、源極線、具有被選擇性地抹除之 記憶體單元之NAND串之通道、具有未被選擇性地抹除之 任何記憶體單元之NAND串之通道及p型井的電壓信號。圖 1 0之程序昇有三個步驟。在步驟1期間，使連接至將被抹 除之記憶體單元之位元線在時間11充電至Vdd(大致2伏特 至2.5伏特）。連接至將不被抹除之記憶體單元（因為其經程 式化，或因為其被假定為經抹除且其已通過抹除驗證操 作）之位元線保持於0伏特。源極線及SGD在tl亦升高至 Vdd。字線、SGS及p型井均保持於零伏特。步驟2包括使 用於NAND串之通道升壓。在時間t2，將升壓電壓Vpass施 加至未選定字線。在一實施例中，Vpass為大致10伏特。 將未選定字線升高至Vpass(至少部分地）會使通道區域針對 具有選定成經抹除之記憶體單元之彼等NAND串升壓。通 141356.doc -28 - 201015558 道區域將升壓至大致6伏特（或接近6伏特之電壓範圍）。因 為用於彼等NAND串之位元線處於Vdd，所以汲極側上之 選擇閘極變得截止，其容許通道升壓。不具有選定成經抹 除之記憶體單元之NAND串將使其通道保持於0伏特（或接 .近0伏特之電壓範圍）。步驟3包括將負電壓施加至選定字 線以賦能抹除。舉例而言，在t3將Verase(大致-10伏特）施 加至選定字線。選定字線上之負電壓及經升壓通道中之正 電壓產生選擇性地抹除連接至選定字線且在具有經升壓通 φ 道之NAND串上之彼等記憶體單元的大電場。在一實施例 中，抹除包括自浮動閘極移除電子，以便降低臨限電壓。 在一實例中，將電子轉移至源極/汲極區域。在另一實施 例中，在選定字線/控制閘極下之接面處可存在閘極誘發 性汲極洩漏（GIDL)以使電洞注入至浮動閘極中，而非轉移 電子離開浮動閘極。 應注意，每次執行步驟656時，執行圖10之程序。在一 實施例中，Vpass之值可針對步驟656之每一反覆遞增。 ® 圖11展示在圖10之步驟3期間的NAND串集合。可見，選 定字線（WL2)接收Verase且未選定字線接收Vpass。在此實 . 例中，記憶體單元724及725經選定用於抹除。記憶體單元 724及725均連接至共同字線WL2。如所描繪，未選定記憶 體單元亦連接至共同字線。用於包括待抹除之記憶體單元 之NAND串之位元線接收Vdd。舉例而言，用於包括記憶 體單元724之NAND串746之位元線正接收Vdd。用於不具 有經抹除之記憶體單元之NAND串（例如，NAND串748)之 141356.doc -29- 201015558 位元線接收零伏特。僅具有接收Vdd之位元線之彼等 NAND串將具有經升壓通道。具有接收0 v之位元線之 NAND串將不具有經升壓通道。應注意，圖11所描繪之 NAND串均係在同一基板區域（例如，同一p型井）中。 圖12A展示在圖10所描繪之抹除程序之步驟3期間NAND 串746(表示具有將被抹除之記憶體單元之NAND串）的截 面。圖12B展示在圖10所描繪之抹除程序之步驟3期間 NAND串748(表示不具有將被抹除之記憶體單元之NAND 串）的截面。圖12A之NAND串746包括五個記憶體單元 720、722、724、726及728 ° NAND串746亦包括源極側選 擇閘極730、汲極側選擇閘極732、源極線736及位元線 738。可見，記憶體單元720、722、726及728經由個別字 線而在其控制閘極處接收Vpass。經選定用於抹除之記憶 體單元724接收Verase。源極側選擇閘極730接收零伏特。 源極線736接收Vdd，且位元線73 8接收Vdd。NAND串746 之各種記憶體單元之源極/汲極區域及在浮動閘極下方（除 了在記憶體單元724之浮動閘極下方之外）之反轉層形成被 稱為用於NAND串746之通道區域742之等電位區域。圖 12A所描繪之此通道區域742升壓至6伏特。在p型井區域 739之頂部處以圖形來描繪經升壓通道區域742。在記憶體 單元724之浮動閘極下方之通道區域升壓區中存在間隙。 圖12B展示NAND串748(見圖11)，其不包括經選定用於 抹除之記憶體單元。NAND串748包括記憶體單元750、 7 52、754、756及75 8。NAND串748亦包括源極側選擇閘極 141356.doc -30- 201015558 760、沒極側選擇閘極762、源極線736、位元線764及源極 /没極區域770。可見，位元線764接收零伏特，其防止沒 極側選擇閘極762截止；因此，NAND串之通道區域不以如 圖12A射田緣之方式升屡。圖u、圖12八及圖描綠連接 . 至共同字線之一些記憶體單元可如何經選定用於抹除，而 . 連接至同一字線之其他記憶體單元將不被抹除。 在一些實施财，使用負找電塵會需要用於列解碼器 之三重井結構及用以供應電壓之負電荷泵。在一些狀況 ® 了 ’此配置可為昂貴的。圖13為描述用於對連接至字線之 記憶體單元子集執行選擇性抹除操作之程序之另一實施例 的流程圖。可在圖9之步驟656期間執行的圖13之程序包括 四個步驟。在步驟800中，將使用於待抹除之記憶體單元 之位元線充電至Vdd，且將使用於將不被抹除之記憶體單 兀之位7G線維持於零伏特。在步驟8〇2中將使p型井及整 個平面之所有字線充電至電壓¥以611(例如，大致10伏特卜 此將藉由電壓Vwell來輕合位元線。充電至Vdd之位元線將 維持與處於0伏特之位元線相比較之電壓差。p型井充電可 被偏移（與字線相比較）二極體壓降（或大於二極體壓降）以 防止位兀線接面之正向偏壓。在步驟8〇4中，將使用於經 選定以抹除的該區塊之記憶體單元之字線充電至 VWell+Vpass(大致17伏特），以便使用於具有將被抹除之記 憶體單元之NAND串之通道升壓。經升壓通道將處於大致 15伏特。在步驟8〇6處，將藉由將選定字線降低至零伏特 來抹除選定記憶體單元。 141356.doc 201015558 圖14為提供圖13之程序之更多細節的時序圖。圖14展示 與圖13相同的四個步驟。在第一步驟（對位元線預充電-步 驟800)中，使用於將被抹除之彼等記憶體單元之位元線升 高至Vdd，使共同源極線升高至Vdd，不連接至具有將被 抹除之記憶體單元之NAND串之位元線保持於0伏特，且圖 14所描繪之所有其他信號均亦保持於零伏特。 在第二步驟（對WL及井充電-步驟802)中，在時間t2將未 選定字線及選定字線自0伏特充電至Vwell。另外，在t2， 使SGD自0伏特升高至Vwell+2 V，且使SGS自0伏特升高至 Vwell。對於與待抹除之記憶體單元相關聯之位元線，字 線至Vwell之升高使位元線耦合至Vwell+Vdd(大致10伏 特）。不與待抹除之記憶體單元相關聯之位元線將保持於 Vwell。在t2，p型井亦升高至Vwell，其使用於NAND串之 通道升高至Vwell。 在第三步驟（使抹除通道升壓-步驟804)中，在時間t3， 使用於整個區塊之未選定字線及選定字線升高至 Vwell+Vpass(大致17伏特），其使（至少部分地）用於待抹除 之記憶體單元之NAND串之通道區域之升壓升壓至Vwell+ 升壓電壓（例如，大致15伏特）或接近彼位準之電壓範圍。 因為汲極側選擇閘極係歸因於處於Vwell+Vdd之選定記憶 體單元之位元線而截止，所以此升壓發生。由於未選定記 憶體單元之位元線僅處於Vwell，故彼等汲極側選擇閘極 不會截止，且用於將不被抹除之記憶體單元之NAND串通 道將不升壓至Vwell+升壓電壓，但將保持於Vwell或接近 141356.doc •32- 201015558 彼位準之電壓範圍。 在第四步驟中’在時，選定字 伏特以賦能抹除。經選定用於抹除之記憶體Γ元: 閘極及通道將具有15伏特，其提供適於抹除之條件。^ HAND串中之未較記憶體單元將在字線處具有η伏特 在通道處具有15伏特，其不提供適於抹除之條件— 定字線上之未選定記憶體單元將在控制閘極處具有零伏特 且在通道處具有10伏特，其不提供適於抹除之條件。在一 實施例中’抹除包括自浮動閘極移除電子q低臨限電 壓。在一實例中，將電子轉移至通道區域。 在另-實施例中，在選定字線/控制間極下之接面處可 存在閘極誘發性汲極洩漏（GIDL)以使電洞注入至浮動閘極 中’而非轉移電子離開浮動閘極。

圖15展示在圖13之步驟8〇6期間的實例NAND串集合，其 中記憶體單元854(在NAND串830上）及記憶體單元855經選 定用於抹除。儘管圖15僅展示經選擇性地抹除之兩個記憶 體單元，但在其他實例中，更多或更少連接至同一共同選 定字線（WL2)之記憶體單元可經選定用於抹除。選擇性抹 除容許少於所有連接至選定字線之記憶體單元的記憶體單 元經選定用於抹除。可見，用於具有將被抹除之記憶體單 兀之NAND串（例如，NAND串830)之位元線處於 Vwell+Vdd，而不具有待抹除之記憶體單元之其他NAND 串（例如，NAND串832)具有處於Vwell之位元線。選定字 線接收零伏特，而未選定字線接收Vwell+Vpass。應注 141356.doc -33- 201015558 意，圖15所描繪之NAND串均係在同一基板區域中（且因此 係在同一p型井上）。 圖16A展示在圖13之步驟806期間NAND串830(表示具有 將被抹除之記憶體單元之NAND串）的截面。NAND串830 包括記憶體單元850、852、854、856及858。NAND串830 亦包括源極側選擇閘極860、汲極側選擇閘極862、源極線 866及位元線868。圖16A展示經升壓通道區872，其升壓至 大致1 5伏特。 圖16B展示在圖13之步驟806期間NAND串832(表示不具 有將被抹除之記憶體單元之NAND串）的截面。NAND串 832包括記憶體單元880、882、884、886及888。NAND串 832亦包括源極側選擇閘極890、汲極側選擇閘極892、共 同源極側線866及位元線896。NAND串83 2包括經升壓通道 區域874。然而，如上文所論述，此經升壓通道區域僅升 壓至大致10伏特；因此，抹除不會有意地發生。 返回觀看圖9，步驟656包括對經選定用於抹除之記憶體 單元執行一或多次抹除操作。在圖10及圖14之實施例中， 在步驟656之每一反覆期間對選定記憶體單元執行一次抹 除操作。在其他實施例中，可在步驟656之每一反覆中執 行多次抹除操作（執行或不執行介入驗證操作）。此外，圖 1 3及圖14所描繪之四步驟操作之一變化可包括對位元線預 充電（800)及對字線充電（802)僅一次，且接著將使通道升 壓（804)及抹除（806)重複多次。 圖1 7為描述用於執行多次抹除操作同時對位元線預充電 I41356.doc -34- 201015558 及對字線充電僅一次之程序之一實施例的流程圖。在圖17 之步驟902中，如圖13之步驟800中所執行，對位元線充 電。在步驟904中’如圖13之步驟802中所執行，對字線及 井充電。在圖17之步驟906中，如圖13之步驟804中所執 行’使經升高通道升壓。應注意，在步驟906中，未選定 字線接收Vpass。在步驟908中，將選定字線降低至零伏特 且自浮動閘極移除電子》在步驟910中，再次使抹除通道 升壓。步驟910類似於圖13之步驟804 ;然而，未選定字線 線將接收Vwell+Vpass+AVpass。在一實例中， △Vpass可為自0.2伏特至〇.5伏特中之任一值》在步驟912 中’將選定字線降低至零伏特且在將電子轉移出浮動閘極 時抹除記憶體單元。步驟912類似於步驟806。在步驟914 中，使抹除通道升壓（類似於步驟804);然而，字線將接收

Vwell+Vpass+2AVpass。未來反覆將使用 3AVpass、 4八¥?&33’等等。在步驟916處，類似於步驟806，將選定 字線降低至零伏特且在將電子轉移出浮動閘極時抹除選定 ® 記憶體單元。重複升壓及抹除，直至分別至步驟918及920 為止。圖17之程序展示：在對位元線預充電（步驟902)及對 字線充電（步驟904)—次之後，可將抹除通道之升壓及抹除 程序重複多次’而不必再次對位元線預充電及對字線充 電。抹除通道之升壓及抹除程序之重複可進行兩次或兩次 以上。不存在必要的特定數目個重複。 圖18為以圖形來描繪圖17之步驟902至912的時序圖。熟 習此項技術者將知曉如何使用圖18之教示來外推及執行圖 141356.doc -35- 201015558 17之其他步驟。自圖18可見，在tl使用Vdd而對用於待抹 除之記憶體單元之位元線初始地預充電（902)。用於待抹除 之記憶體單元之位元線在t2耦合至Vwell+Vdd(904)，且保 持於彼位準直至t8。用於待不抹除之記憶體單元之位元線 在t2耦合至Vwell，且保持於彼處直至t8。使SGD在t2自零 伏特升高至Vwell+2伏特（或Vdd)，且保持於彼處直至t8。 使未選定字線在t2自零伏特升高至Vwell，且接著在t3升高 至Vwell+Vpass(906)。在步驟908之後，作為恢復階段之一 部分，在t5將未選定字線降低至Vwell。如上文所描述， 當在步驟910中再次執行通道之升壓時，未選定字線升高 至Vwell+Vpass+AVpass。圖17之程序之未來反覆將使未選 定字線升高至Vwell+Vpass+nAVpass。使選定字線在t2升 高至Vwell(904)，且接著在t4降低至抹除電壓零伏特 (908)。在t5之恢復階段期間，在抹除與下一升壓之間，選 定字線將再次升高至Vwell。在t7將使選定字線降低至0伏 特以賦能選擇性抹除（912)。此程序將繼續為了使抹除通道 階段升壓而將選定字線升高至Vwell，且為了完成抹除操 作而將其降低至零伏特。在時間t2使SGS自零伏特升高至 Vwell，且停留於彼處直至t8。在tl使共同源極線升高至 Vdd，且在t2接著升高至Vwell，其停留於彼處直至t8。在 t2使p型井升高至Vwell，且停留於彼處直至t8。由於在t2 將P型井升高至Vwell，故將所有NAND串之通道在t2亦升 高至Vwell(904)。將使被假定為經抹除之NAND串之通道 在t3升壓至Vwell+升壓電壓（906)、在t5降低至Vwell且接 141356.doc -36- 201015558 著在t6升高至Vwell+額外升壓位準（9ι〇)。在圖以程序期 間，彼通道將繼續在乂评…與^^“丨+升壓之間切換。 在一實施例中，作為包括粗略階段及精細階段之兩階段 (或更多1¾段）抹除程序之一部分，可執行選擇性抹除。在 . #略階段期間’可使用在抹除操作之間無驗證而執行之兩 .㈣兩個以上抹除操作來執行圖17之程序。在預定數目個 抹除操作之後，粗略階段將完成。精細階段將接著藉由執 行圖9之程序而開始’其中使用圖"之程序來完成步驟 ® 656。粗略階段抹除得較快，但較不精確。精細階段抹除 得較慢，但較精確。 在程式化期間，用於達成緊密臨限電壓分布但不會不合 理地減慢程式化程序之一解決方案係使用兩遍（或更多遍） 程式化程序。第一遍（粗略程式化階段）包括試圖以花費相 對較少注意之較快方式來升高臨限電壓以達成緊密臨限電 壓分布。第二遍（精細程式化階段）試圖以較慢方式來升高 臨限電壓，以便達到目標臨限電壓，同時亦達成更緊密臨 ❹限電壓分布。 圖19為描述兩遍程式化程序之一實施例的流程圖。在步 驟932中，執行第一遍。在一實施例中，第一遍為粗略程 式化階段。選定記憶體單元將經程式化至一或多個粗略驗 證位準。一旦所有選定記憶體單元均已達到其個別粗略驗 證位準’則粗略程式化階段便將完成。在步驟934中，執 行第—遍。在一實施例中，第二遍為在粗略程式化階段已 完成之後所執行的精細程式化階段。選定記憶體單元將經 141356.doc •37· 201015558 程式化至一或多個精細驗證位準。一旦所有選定記憶體單 元均已達到其個別精細驗證位準，則精細程式化階段便將 完成。在一些實施例中，施加至字線之程式化脈衝的量值 針對粗略階段與精細階段相比較將更長或更高。在其他實 施例中，用於粗略階段之位元線電壓將處於〇伏特，且用 於精細階段之位元線電壓將處於在〇伏特與Vdd之間的位準 (例如，約i伏特p亦可使用粗略/精細程式化方法之各種 替代例及實施例。在一些實施例中，可存在一個以上粗略 階段及/或一個以上精細階段。亦可使用其他類型之多遍 程式化程序，包括不同於粗略/精細之程序且包括具有兩 個以上遍之程序。 、圖20展示與資料狀態SG、S1、82及83相關聯之臨限電壓 刀布集σ。對於每一資料狀態，描繪粗略驗證位準（VM) 且描繪精細驗證位準（Vvf)。舉例而言，在用於經程式化 至資料狀態S1之記憶體單元之粗略階段期間，驗證位準將 為Vvc 1且在精細階段期間，將對照Vvfl來驗證記憶體單 ，。將在粗略階段期間對照Vvc2來驗證經程式化至資料狀 態S2之記憶體單元，且在精細階段期間對照㈣來驗證經 程式化至資料狀態S2之記憶體單元。將在粗略階段期間對 照Vvc3來驗證經程式化至狀㈣之記憶體單元且在精細階 段期間對照W來驗證經程式化至狀態S3之記憶體單元。 上文所論述的圖7所描繪之操作方法預期程式化記憶體 單元且在完成程式化之後執行選擇性抹除程序的實施例。 在另實施例中，可以處合方式來執行程式化程序與選擇 141356.doc 201015558 性抹除程序。舉例而言，可在程式化之粗略階段之後且在 程式化之精細階段之前執行選擇性抹除。在另-實施例 中，可在程式化一些資料之後且在程式化其他資料之前執 行選擇性抹除。 巩 ' ®21為&述肖於混合兩遍㈣化程序與選㈣抹除程序 . U施例的流程圖。在—實施例中’兩遍程式化程序為 粗略/精細程式化程序，其中第一遍為粗略階段且第二遍 為精細階段。亦彳使用其他兩遍程式化料。在圖21之實 φ %例中，在第一遍與第二遍之間執行選擇性抹除程序，以 便再抹除已使其臨限電壓錯誤地移動之記憶體單元。在此 實施例中，亦在鄰近字線已根據兩遍程式化程序之第一遍 而程式化之後執行選擇性抹除程序。此操作順序將減少來 自鄰近記憶體單元之麵合之效應。 圖21自字線WLn上之記憶體單元之觀點來解釋該程序。 在圖21之步驟952中，根據兩遍程式化程序之第一遍（例 如’粗略階段）而程式化連接至字線WLn之記憶體單元。 _ 在步驟954中，使連接至字線WLn之記憶體單元經受上文 所描述之選擇性抹除程序，以便再抹除被假定為經抹除但 • 具有升高至高於抹除臨限分布之臨限電壓的彼等記憶體單 • 元。步驟954包括執行圖9之程序。然而，步驟954之程序 係在對連接至鄰近字線WLn+Ι之記憶體單元程式化兩遍程 式化程序之第一遍之後執行。因此，若步驟952包括程式 化字線WL1上之記憶體單元，則步驟954之選擇性抹除將 係在針對字線WL2上之記憶體單元進行粗略階段之後執 141356.doc -39- 201015558 行。在步驟956中，將在針 程序之後對連接至WLn 單：:執行選擇性抹除 之第二遍。在-實施例中，二兩遍程式化程序 圖21之程序。在苴他實 品；之所有字線執行 程序。 ，、他錢例中，可僅對-字線子集執行該 =展:針對五個字線上之記憶體單 式t程序之第-遍、兩遍程式化程序之第二遍及選= 除程序之順序的表格。初始地，針對㈣執行 遍。隨後，針對字線WL1執行第一程式化遍 = 線侧執行轉輯除料，接著㈣字線机2料2 程式化遍’接著針對字線和執㈣擇性抹除程序， 針對WLG執仃第：程式化遍，接著針對wl3執行第一程式 化遍，接著針對WL2執行選擇性抹除程序，接著針對机！ 執行第二程式化遍，接著針對跑執行第一程式化遍，接 著針對WL3執行選擇性抹除程序，接著針對肌2執行第二 程式化遍，等等。圖22所描繪之操作順序可外推至五個以 上字線。 圖23展示由根據圖21及圖22之程式化程序引起的臨限電 壓分布集合。描繪狀態s〇、S1、82及83(其表示在精細階 段之後的最終臨限電壓分布）。在狀態SI、S2及S3中之每 一者後方係以虛線之臨限電壓分布，其表示在粗略階段之 後的對應臨限電壓分布。可見，最終分布（其由精細階段 引起）更加窄且稍高。 在另一實施例中，圖21及圖22的兩遍程式化技術可用以 14I356.doc • 40- 201015558 將資料程式化至八個資料狀態SO至S7。在第一遍期間，將 分別使用驗證點Vintl、Vint2及Vint3將記憶體單元程式化 至臨限電壓分布960、962及964。在程式化程序之第二遍 期間，可將記憶體單元移動至兩個可能資料狀態中之一 者。處於資料狀態S0之記憶體單元可保持於S0，或可使用 經驗證點Vfl而程式化至資料狀態S 1。臨限電壓分布960中 之記憶體單元可分別使用經驗證點Vf2及Vf3而程式化至資 料狀態S2或資料狀態S3。臨限電壓分布962中之記憶體單 @ 元可分別使用經驗證點Vf4及Vf5而程式化至資料狀態S4或 資料狀態S5。臨限電壓分布964中之記憶體單元可分別使 用經驗證點Vf6及Vf7而程式化至資料狀態S6或資料狀態 S7。如上文關於圖21及/或圖22所描述，在第一遍之後且 在第二遍之前，執行選擇性抹除程序。 當程式化記憶體單元時，無論其使用單遍或是多遍程式 化程序，均有可能使一些記憶體單元變得經過度程式化。 舉例而言，意欲被程式化至資料狀態S2之記憶體單元可能 # 使其臨限電壓升高至大於用於狀態S2之臨限電壓分布的位 準。圖25展示具有一些經過度程式化記憶體單元之臨限電 壓分布集合。可見，資料狀態S 1至S7在其臨限電壓分布之 右手側具有拖尾（tail)。此等拖尾表示經過度程式化記憶體 單元。圖25之圖解上亦描繪經過度程式化驗證點（Vop 1、 Vop2、Vop3、Vop4、Vop5、Vop6及 Vop7)。認為具有大於 關聯過度程式化驗證點之臨限電壓之特定臨限電壓分布中 的彼等記憶體單元經過度程式化。 141356.doc -41 - 201015558 在一些裝置中，較低資料狀態（例如，S1、S2、S3)比較 高狀態經歷更多過度程式化。在一些裝置φ έ 衣直〒，較尚狀態不 經歷過度程式化。 在一實施例中，上文關於圖ίο至圖18所描述之選擇性抹 除程序可用以修正經過度程式化記憶體單元。圖26八及圖 26Β提供用於使用上文所描述之選擇性抹除方法來修正經 過度程式化記憶體單元的兩個實例程序。

在圖26Α之步驟刪中，預程式化記憶體單以類似於圖 7之步驟550)。在步驟1004中，抹除一區塊（或其他單位）之 記憶體單元（類似於圖7之步驟552)。在步驟1〇〇6中，可視 情況軟程式化記憶體單元（類似於圖7之步驟554)。在步驟 1〇〇8中，使用此項技術中已知之各種合適程式化程序中之 任-者來程式化記憶體單元。在步驟1〇1〇中，修正經過度 程式化記憶體單元。因此’圖26Α之程序將在完成步驟 1008之程式化之後修正經過度程式化記憶體單元。 圖鳩之程序將混合記憶體單元之程式化與在程式化程

序期間經過度程式化記憶體單元之修正。在步驟臓中， 預程式化該區塊之記憶體單元。在步驟刪中，抹除該區 塊(或其他單位)之記憶體單元。在步驟·中，視情況軟 程式化記憶體單元。在步驟咖中，料化記憶體單元且 使用選，性抹除料來修正經過度程式化之彼等記憶體單 疋使传以展合方式來執行程式化與選擇性抹除。下文提 供更多細節。 圖 27為描述用於修正 經過度程式化記憶體單元之一實施 I41356.doc -42· 201015558 例的流程圖。在-實施例中，—次針對一個資料狀態執行 圖27之方法。舉例而言’可針對si執行圖27之方法。隨 後’可針對S2執行圖27之方法，等等。在步驟謂中，系 統，識別被假定為經程式化至在考慮中之資料狀態的記憶 單元如上文所論述’此資訊可藉由自控制器獲得資 • 訊、自'緩衝器（RAM或非揮發性記憶體）獲得資訊或自資料 鎖存器494獲得資訊而被找到。在步驟⑽中，使用與在 考慮中之資料狀態相關聯的適當的經過度程式化驗證位準 參·（例如，Vopl、Vop2、Vop3、v〇p4、v〇p5、¥一或 v〇p7) 來執行驗證程序。舉例而言，若針對資料狀態si執行圖i2 之程序，則將使用v〇P1來執行步驟11〇2之驗證程序。電 壓VOP1將施加至記憶體單元之控制閘極（經由字線）以判定 記憶體單元是否針對資料狀態丨經過度程式化。若所有記 憶體單元均未經過度程式化且均經正確地驗證（步驟 1104) ’則圖27之程序完成。或者，若足夠記憶體單元經 φ 正確地驗證，則可認為該程序完成。若所有記憶體單元均 未經正確地驗證（步驟11〇4)，則執行選擇性抹除操作，使 得未在步驟110 2中驗證之彼等記憶體單元選擇性地經受一 或多次抹除操作以減少其臨限電壓，使得臨限電壓將低於 適當的經過度程式化驗證位準。可使用圖1〇至圖18之程序 來實施步驟1106。在步驟1108中，針對步驟1102至11〇8之 下—反覆遞增升壓電壓（Vpass)，且該程序循環回至步驟 1102且執行驗證程序。將重複循環1102至1108，直至所有 或預定數目個記憶體單元已被成功驗證為止。當在步驟 141356.doc •43· 201015558 1102中驗證記憶體單元時’可將其鎖定以免受進—步抹 除。 在一實施例中’在圖26A之步驟1〇1〇期間執行圖27之程 序。在一實施例中’針對每一程式化狀態獨立地執行圖27 之程序’使得若存在七個程式化狀態（S1至S7)，則在圖 26A之步驟1010期間圖27之程序將被執行七次，且若存在 二個程式化狀態（S 1至S3)，則在圖26A之步驟1 〇 1 〇期間圖 2 7之程序將被執行二次。在另一實施例中，可針對所有資 料狀態同時執行圖27之程序，使得步驟11〇〇將識別每一記 憶體單元應處於何種資料狀態，且步驟11〇2將包括針對每 ® 一資料狀態執行驗證操作，且局域處理器482將追蹤儲存 驗證操作中哪一者之結果。以此方式，圖27之程序可僅被 執行一次。 圖28提供圖26B之步驟1020之實施例之一實例。在步驟 1120中，程式化一單位之記憶體單元。該程式化可包括程 式化每-記憶體單元一個位元之資料、每一記憶體單元兩 個位元之資料、每一記憶體單元三個位元之資料，等等。❹ 在一實施例中，該單位之記憶體單元可為連接至共同字線 之所有記憶體單元、在一頁中之所有記憶體單元、在一區 段中之所有記憶體單元或其他單位。在步驟1122中，系統 :修正在步驟112G之最近反覆中程式化的該單位之記憶肖 單元中之經過度程式化記憶體單元。可使用圖27之程序來 實施步驟1122。舉例而言’步驟⑽可包括針對每一資料 狀態執行圖27之程序一次。或者，如上文所論述，步驟 141356.doc -44 - 201015558 1122可包括針對所有資料狀態同時執行圖27之程序一次。 在步驟1124中，判定是否存在更多單位待程式化。若否， 則該程序完成《若存在更多單位待程式化，則圖28之方法 循環回至步驟1120且程式化下一單位之記憶體單元，且接 -著將在步驟1122中修正彼單位之記憶體單元中之經過度程 • 式化記憶體單元。將針對需要經程式化的所有單位之記愫 體單元重複步驟112〇及II22之反覆。 在一些實施例中，過度程式化為針對較低狀態之較大問 〇 題；因此，系統將僅針對較低狀態修正過度程式化。 在一些實施例中，可使用選擇性抹除程序來修正過度程 式化，而不在選擇性抹除之每一反覆之間執行抹除_驗 證。舉例而言，圖27之步驟1106可被執行多次，而不執行 步驟1102。一種此實施例使用圖17及圖18之程序。 已出於說明及描述之目的而呈現本發明之前述詳細描 述。其不意欲係詳盡的或將本發明限於所揭示之精確形 式。根據以上教示，許多修改及變化係可能的。選擇所描 述實施例，以便最佳地解釋本發明之原理及其實際應用田 以藉此使其他熟習此項技術者能夠最佳地將本發明用於各 種實施例中，且藉由適於所預期之特定用途的各種修改來 最佳地利用本發明。意欲藉由附加至此處之申請專利 來界定本發明之範鳴。 【圖式簡單說明】 圖1為NAND串的俯視圖。 圖2為NAND串的等效電路圖。 141356.doc -45· 201015558 圖3為非揮發性記憶體系統的方塊圖。 圖4為描繪記憶體陣列之一實施例的方塊圖。 圖5為描繪感測區塊之一實施例的方塊圖。 圖6A至圖6C描繪臨限電壓分布。 圖7為描述用於操作非揮發性記憶體之程序之-實施例 的流程圖。 圖8為描述用於程式化非揮發性記憶體之程序之一實施 例的流程圖。 ❿ 圖9為描述用於執行選擇性抹除程序之程序之一實施例 的流程圖。 圖1〇為用於選擇性抹除操作的時序圖。 圖U描綠在選擇性抹除操作期間之NAND串。 圖以及圖⑽錢在選擇性抹除操作期間之ΝΑ·串的 截面。 ^3為描述用於執行選擇性抹崎作之程序之—實施例 的流程圖。 參 圖Μ為用於選擇性抹除操作的時序圖。 圖5描繪在選擇性抹除操作期間之财ND串。 及圖16B# _在選擇性抹除操作期間之财仙串的 m面。 ^為描述用於使用多個抹除脈衝來選擇性地抹 發性儲存而無介入驗證操 固， 保作之私序之一實施例的流程圖。 圖18為用於使用多個试 ^. 体除脈衝來選擇性地抹除非揮發性 儲存而無介入驗證操作的時序圖。 141356.doc -46. 201015558 圖〗9為描述兩遍程式化程序之一實施例的流程圖。 圖20描繪臨限電壓分布。 圖21為描述用於程式化及選擇性地抹除非揮發性儲存之 程序之—實施例的流程圖。 • 圖22為描述用於程式化及選擇性地抹除非揮發性儲存之 . 順序的表格。 圖23描繪臨限電壓分布。 圖24描繪臨限電壓分布。 Φ 圖25描繪臨限電壓分布。 圖26A為描述用於程式化之程序之一實施例的流程圖， 其包括藉由使用選擇性抹除程序來修正過度程式化。 圖26B為描述用於程式化之程序之—實施例的流程圖， 其包括藉由使用選擇性抹除程序來修正過度程式化。 圖27為描述用於藉由使用選擇性抹除程序來修正過度程 式化之程序之一實施例的流程圖。 圖28為描述用於在程式化程序期間修正過度程式化之程 響序之-實施例的流程圖。 【主要元件符號說明】 100 電晶體 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 泮動閘極 141356.doc -47- 201015558 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 選擇閘極 122 選擇閘極 126 位元線觸點 128 源極線 200 記憶體單元陣列/記憶體陣列 210 記憶體裝置 212 記憶體晶粒/晶片 220 控制電路 222 狀態機/狀態機電路 224 晶片上位址解碼器/解碼器電路 226 電力控制模組/電力控制 230A 讀取/寫入電路 230B 讀取/寫入電路 232 線 234 線 240A 列解碼器/解碼器電路/解碼器 240B 列解碼器/解碼器電路/解碼器 242A 行解碼器/解碼器電路/解碼器 141356.doc -48- 201015558 242B 行解碼器/解碼器電路/解碼器 244 控制器 300 感測區塊 420 資料匯流排 470 感測電路 472 資料匯流排 480 感測模組 482 位元線鎖存器/局域處理器

490 共同部分 492 處理器 493 輸入線 494 資料鎖存器集合/資料鎖存器堆疊/資料鎖存器 496 I/O介面 720 記憶體單元 722 記憶體單元 724 記憶體單元 725 記憶體單元 726 記憶體單元 728 記憶體單元 730 源極側選擇閘極 732 汲極側選擇閘極 736 源極線 738 位元線 739 p型井區域 141356.doc •49· 201015558 742 通道區域 746 NAND 串 748 NAND 串 750 記憶體單元 752 記憶體單元 754 記憶體單元 756 記憶體單元 758 記憶體單元 760 源極側選擇閘極 762 汲極側選擇閘極 764 位元線 770 源極/汲極區域 830 NAND 串 832 NAND 串 850 記憶體單元 852 記憶體單元 854 記憶體單元 855 記憶體單元 856 記憶體單元 858 記憶體單元 860 源極側選擇閘極 862 汲極側選擇閘極 866 源極線/共同源極侧線 868 位元線 141356.doc 50- 201015558

872 經升壓通道區 874 經升壓通道區域 880 記憶體單元 882 記憶體單元 884 記憶體單元 886 記憶體單元 888 記憶體單元 890 源極側選擇閘極 892 汲極側選擇閘極 896 位元線 BLO 位元線 BL1 位元線 BL2 位元線 BL3 位元線 BL4 位元線 BL5 位元線 BLX-1 位元線 BLX 位元線 SGD 選擇線/選擇閘極汲極線 SGS 選擇線/選擇閘極源極線 WLO 字線 WL1 字線 WL2 字線 WL3 字線 141356.doc -51-

Claims (1)

1. 201015558 七、尹請專利範園： I · 一種調整非捏發Μ链左.

   範圍，該第一 兮开壓至該第一電壓 一通道區域集合為一 一通道區域集合及該第

   將一共同賦能電壓施加至該第一 第一非揮發性儲存元件集 篥合，以降低該第一非揮 ’而不有意地降低該第二 φ 合及该第二非揮發性儲存元件集合 發性储存元件集合之臨限電壓， 非揮發性儲存元件集合之臨限電壓。 2. 如請求項1之方法，其中： 該第一通道區域集合及該第二通道區域集合中之該通 道區域係與不同NAND串相關聯； 該升壓係至少部分地基於施加至連接至該等 之字線的電壓信號；且 該共同基板區域為一井。 3. 如請求項2之方法，其中： 該施加該共同賦能電壓包括施加使該第一非揮發性儲 存元件集合自關聯浮動閘極移除電子之一電壓。 4·如請求項1之方法，其中： 該施加該賦能電壓包括施加使該第一非揮發性儲存元 件集合經歷一抹除操作之一電壓。 5·如請求項1之方法，其中： 141356.doc 201015558 該施加該共同賦能電壓為針對該第一非揮發性儲存元 件集合執行一抹除操作之一部分； 該第一非揮發性儲存元件集合係在一第一 NAND串集 合中之不同NAND串上； 該第二非揮發性儲存元件集合係在一第二NAND串集 合中之不同NAND串上； 該第一 NAND串集合及該第二NAND串集合係連接至 一共同字線集合； 該共同字線集合包括一選定字線及若干未選定字線； 該第一非揮發性儲存元件集合及該第二非揮發性儲存 元件集合係連接至該選定字線；且 該第一 NAND串集合及該第二NAND串集合係連接至 獨立位元線。 6. 如請求項5之方法，其中： 該升壓包含將一升壓賦能電壓施加至用於該第一 NAND串集合之位元線、將一升壓去能電壓施加至用於 該第二NAND串集合之位元線，及將升壓信號施加至該 等未選定字線；且 該施加該共同賦能電壓包括將一負電壓施加至該選定 字線。 7. 如請求項6之方法，其中： 該升壓進一步包含截止用於該第一 NAND串集合之選 擇閘極。 8. 如請求項5之方法，其中該升壓包含： 141356.doc 201015558 將一升壓賦能電壓施加至用於該第一 nand串集合之 位凡線，且將一升壓去能電壓施加至用於該第二N AND 串集合之位元線； 對該共同基板區域充電且將電壓信號施加至該等未選 -定字線’使得用於該第一 NAND串集合之該等位元線及 用於該第二NAND串集合之該等位元線耦合至該等未選 定字線且增加電壓；及 在該將電壓信號施加至該等未選定字線之後，將超出 〇 該等電壓信號之升壓信號施加至該等未選定字線，以使 該第一通道區域集合升壓。 9·如請求項8之方法，其中·· 該升壓進一步包含截止用於該第一 NAND串集合之選 擇閘極；且 該施加該共同賦能電壓包括施加為一非負電壓之一電 壓。 10.如請求項8之方法，其中該方法進一步包含： ^ 重複施加升壓信號之該步驟及該施加該共同賦能電壓 之該步驟，而不在施加升壓信號之該步驟及該施加該電 壓條件改變賦能電壓之該步驟的反覆之間執行該共同基 板之該充電。 11· 一種調整非揮發性儲存之方法，其包含： 選擇性地降低連接至—共同字線且為不同NAND串之 一部分之一非揮發性儲存元件子集的臨限電壓，而不有 意地降低連接至該共同字線但不在該子集中之非揮發性 141356.doc 201015558 儲存元件的臨限電壓β 12. 如請求項η之方法’其中 該非揮發性储存元件子集為快閃記憶體裝置；且 "亥選擇性地降低該非揮發性儲存元件子集的臨限電壓 包括對該等快閃記憶體裝置執行—抹除操作。 13. 如請求項^之方法，其令： ”亥選擇性地降低該非揮發性錯存元件子集之臨限電屢 包括將電子自浮動閘極轉移至源極/沒極區域。 奢求項11之方法’其中該選擇性地降低該非揮發性儲 存元件子集之臨限電壓包含： 將升磨信號施加至用於該等NAND串之未選定字線； 將一升壓賦能電壓施加至用於該非揮發性儲存元件子 集的位元線； 將一升壓去能電壓施加至用於連接至該共同字線之不 連接至該子集之非揮發性儲存元件的位元線；及 將一負電壓施加至該共同字線。 15.如凊求項〗丨之方法，其令該選擇性地降低該非揮發性儲 存元件子集之臨限電壓包含： 將一升壓賦能電壓施加至用於該非揮發性儲存元件子 集的位元線； 將一升壓去能電壓施加至用於連接至該共同字線之不 連接至該子集之非揮發性儲存元件的位元線； ▲對用於該等NAND串之一共同井區域充電，且將電壓 k號施加至用於該等NAND串之該等字線，使得用於哕 141356.doc 201015558 非揮發性健存元件子集之該等位元線及 用於連接至該共 同字線之不連接至該子集之非揮發性儲存元件之該等位 元線耦合至該等未選定字線且增加電壓；及 在該將電壓信號施加至該等未選定字線之後，將升壓 信號施加至該等未敎字線，以使包括該非揮發性儲存 - 元件子集的NAND串升壓。 16. —種調整非揮發性儲存之方法，其包含： 選擇性地使連接至一共同字線集合之一nand串集合 β 中之一 NAND串子集升壓；及 將一抹除賦能電壓施加至連接至該共同字線集合之該 NAND串集合’以降低該NAND串子集上之非揮發性儲存 元件的臨限電壓。 17. 如請求項16之方法，其中： 該選擇性地升壓及施加該抹除賦能電壓包括對連接至 一特定字線之一非揮發性儲存元件子集執行一抹除操 作。 ' 參 > 18. 如請求項16之方法，其中該選擇性地升壓包含： 將升壓信號施加至用於該NAND串集合之未選定字 • 線； . 將一升壓賦能電壓施加至用於該等NAND串之該子集 的位元線；及 將一升壓去能電壓施加至用於不在該子集中之Nand 串的位元線。 19. 如請求項16之方法，其中該選擇性地升壓包含： 141356.doc 201015558 將一升壓賦能電壓施加至用於該等NAND串之該子集 的位元線； 將一升壓去能電壓施加至用於不在該子集中之NAND 串的位元線； 對用於該等NAND串之一井區域充電且將電壓信號施 加至用於該等NAND串之該等字線之一子集，使得用於 該NAND串子集之該等位元線增加電壓；及 將升壓信號施加至該等字線之該子集。 20. —種調整非揮發性儲存之方法，其包含： 將一抹除條件僅施加至連接至一共同控制線集合之一 非揮發性儲存元件群組子集，每一群組包括串聯且共用 一共同通道區之多個非揮發性儲存元件；及 抹除該子集中之每一群組中之一或多個非揮發性儲存 元件，而不有意地抹除不在該子集中之群組中的非揮發 性儲存元件。 2 1.如請求項20之方法，其中： 該抹除條件為一經升壓通道區域。 22.如請求項20之方法，其中： 該等非揮發性儲存元件群組為NAND串；且 該共同控制線集合為字線。 141356.doc