TW201005841A - Chip package - Google Patents
Chip package Download PDFInfo
- Publication number
- TW201005841A TW201005841A TW97126988A TW97126988A TW201005841A TW 201005841 A TW201005841 A TW 201005841A TW 97126988 A TW97126988 A TW 97126988A TW 97126988 A TW97126988 A TW 97126988A TW 201005841 A TW201005841 A TW 201005841A
- Authority
- TW
- Taiwan
- Prior art keywords
- adhesive layer
- substrate
- package structure
- stage
- wafer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73207—Bump and wire connectors
Landscapes
- Wire Bonding (AREA)
Description
x»05-t 17063-1 P2tw£doc/n 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種晶片封裝結構及其製程，且特別 是有關於一種利用至少二B階黏著層以結合基材的晶片封 裝結構及其製程。 【先前技術】 φ 隨著積體電路的輸入/輸出接點的增多，晶片封裝技術 變得越來越多樣化。這歸因於覆晶（Flip chip)互連技術 極小化晶片封裝尺寸並減少信號傳輸路徑等的事實。應用 覆晶互連技術的最常用的晶片封裝結構包括諸如覆晶球柵 格陣列（Flip Chip Ball Grid Array)及覆晶針腳柵格陣列 (Flip Chip Pin Grid Array )等晶片封裝結構。 覆晶互連技術採用這樣一種方法，即通過在晶片的主 動表面上設置多個焊墊，並在這些焊墊上分別形成多個凸 塊，來界定區域陣列。接著，將晶片翻覆，以分別連接晶 ❹ 片的焊接凸塊與設置在諸如電路基板的承載器上的多個接 觸墊。因此，晶片通過凸塊電性連接並機械連接至承載器。 另外，晶片可通過承載器的内部電路電性連接至外部電子 裝置。通常，凸塊具有若干種類型，例如焊料凸塊、金凸 塊、銅凸塊、導電高分子凸塊、高分子凸塊等。 、 圖1為具有高分子凸塊的晶片封裝結構的剖面示意 圖。請參考圖1，晶片封裝結構100包括第一基板、多 個高分子凸塊120、晶片13〇與焊料！4〇。第—基板 201005841 05t 17063-lP2twf.doc/n 具有表面110a，在表面11〇a上設置有多個接觸墊U2。晶 片130具有主動表面13〇a，在主動表面13〇a上設置有多 個焊塾132°由具有導電特性的高分子材料製成的高分子 凸塊120分別設置在接觸墊U2與焊墊132之間，以電性 連接基板110與晶片130。由於高分子凸塊12〇並不附著 於接觸墊112，因此需要焊料14〇來將高分子凸塊12〇固 定在基板110上。焊料140的表面A附著於接觸墊112， φ 且其表面B附著於高分子凸塊120。因此，當晶片封裝結 構受到外力或熱應力（未圖示）之作用時，焊料14〇會由 接觸墊112上脫離，且高分子凸塊12〇將不再電性連接至 接觸墊m。顯然地’晶片封裝結構刚的可靠度較低。 【發明内容】 。本發明提供一種可靠度獲得提昇的晶片封裝結構製
本發明提出一種晶片封裝結構製程。首先，提供一且 有多個第的第一基板及—具有多個第二焊墊的第^ ，板，並在第-基板的這些第—焊塾上形成多個凸塊。在 二基板上或第二基板上形成—第—二階黏著層並將其Β 階化Μ形成-第-Β階黏著層。在第_ 凸 階黏著層與 -第二二階黏著層並將其Β階化以形成 層其接著，透過第-B階黏著層與第二B階黏著層二人J 一基板與第二基板，以使得各第—轉分職過其^ 塊與對應之第二焊墊電性連接。B階化第一 ->u05-t 17063-1 P2twf.doc/n 201005841 第二二階黏著層的方法包括加熱（熱固化）或紫外線固化。 在本發明之一實施例中，上述之第一基板與第二基板 皆為晶片。 在本發明之一實施例中，上述之第一基板為一承載器 且第一基板為一晶片。 在本發明之一實施例中，上述之第一基板為一晶片且 第二基板為一承載器。 在本發明之一實施例中，上述之凸塊為 成的結線凸塊或由電鑛製程形成的電錢凸塊此乂 金凸塊、銅凸塊或焊錫凸塊。 二〇呢局 階黏著層是由 ‘階黏著層是由 在本發明之一實施例中，上述之第— 網板印刷、刷塗、喷塗、旋塗或浸潰形成 在本發明之一實施例中’上述之第二 網板印刷、刷塗、喷塗、旋塗或浸潰形成 在本發明之-實施例中，形成p 包括在這些第-焊墊上或這些第二焊c去 P皆黏著塊’以及B p皆化這些第— /夕個第一二 - B階黏著塊。 &黏錢則彡成多個第 =階—:崎二二 在本發明之一實施例中，當第二3 非導電，第-B階黏著層為導電 ^塊為導電或 守电在另—實施例中，當第 201005841 j〇05-t 17〇63-lP2twf.doc/n - B階黏著塊為導電或非導電第—B階黏著層為非導 電"些導電粒子（如銀粒子、銅粒子及金粒子）被捧雜 於第B Psb黏著㈣第二B階黏著層以使第—B階黏著層 或第二β階黏著層能導電。 在本發明之-實施例中，上述之第一 Β階黏著層完全 地覆蓋第-基板且第二Β階黏著層包括多個第二Β階黏著 塊。此外，第- Β階黏著層的玻璃轉換溫度（Tg)例如是 高於、等於或低於第二B階黏著層的玻璃轉換溫度。 在本發明的晶片封裝結構製程中，第一B階黏著層與 第二B階黏著層皆形成於第—基板或第二基板之上，以使 得設置於第-基板與第二基板之_凸塊能夠被包覆。當 -外力或熱應力侧於晶片封裝結構時第—B階黏著層 ^第二Β p战著層可分別提供支撐及保護，並防止凸塊損 壞’以使得晶片封裝結構的可靠度獲得進一步的提高。 為讓本發明之上述特徵和優點能更明顯易懂，下文特 舉較佳實施例，並配合所附圖式，作詳細說明如下。 【實施方式】 圖2A及圖2B為本發明之一實施例之晶片封裝結構的 别面示意圖。請參考圖2A及圖2B，本發明之晶片封裝結 構200包括一第一基板21〇、一第二基板22〇、多個凸塊 23〇a (繪示於圖2A)或230b (繪示於圖2B)、一第一 β 階黏著層240a及一第二β階黏著層240b。第一基板210 具有多個第-焊墊212。第二基板22〇具有多個第二焊塾 17063-lP2twf.doc/n 201005841 -------)U〇5-t 222且第二基板220設置於第一基板210的上方。凸塊 230a、230b設置於第一基板210與第二基板220之間，其 中各第一焊墊212分別透過其中一凸塊230a、230b與對應 之第二焊墊222電性連接。第一 B階黏著層240a黏著於 第一基板210上。第二B階黏著層240b黏著於第一 B階 黏著層240a與第二基板220之間，其中第一 B階黏著層 240a與第二B階黏著層240b包覆凸塊230a、230b。此外， 第一 B階黏著層240a的構成成份可實質上等同於第二b 階黏著層240b的構成成份。如圖2A及圖2B所示，第一 B階黏著層240a黏著於第一基板210的表面S1上且第二 B階黏著層240b黏著於第二基板220的表面S2上。值得 /主思的是’本發明利用第一 B階黏著層240a與第二B階 黏著層240b加強第一基板210及第二基板220之間的黏著 性，並可分別提供支樓及保護’以防止凸塊損壞，使得晶 片封裝結構的可靠度可被提高。 如圖2A及圖2B所示，在本實施例中，第一 B階黏 著層240a的厚度實質上等於第二B階黏著層24%的厚 度。然而，基於實際設計需求，第一 B階黏著層24〇a的 厚度也可不同於第二B階黏著層240b的厚度。 第一基板210包括多個設置於其具有之表面S1上的 多個焊墊212。第二基板220設置於第一基板21〇的上方 且亦包括夕個設置於其具有之表面S2上的多個焊墊222。 根據本實施例，第一基板210與第二基板22〇可皆為晶片。 在本發明之另-實施例中，第一基板21()與第二基板22〇 201005841 -------m5-t 17063-lP2twf.doc/n 其中之一者為晶片。在本發明中，第一基板21〇與第二基 板220的型式不被限定。凸塊230a或230b設置於第一焊 墊212與第二焊墊222之間。特別的是，各凸塊23〇&或 230b的上端與第二焊墊222接觸且各凸塊23〇a或23%的 下端與第一焊墊212接觸。
在本實施例中，凸塊為結線凸塊230a (如圖2A所 不），且結線凸塊230a可為金結線凸塊或銅結線凸塊。在 響 本發明之另一實施例中，凸塊可為電鍍凸塊230b(如圖2B 所示）。各結線凸塊230a或各電鍛凸塊230b被一黏著塊 240a包覆。電鍍凸塊230b可為金凸塊、銅凸塊、焊錫凸 塊或其他導電凸塊。 根據本實施例，第一 B階黏著層240a包括多個第一 b 階黏著塊240a’，且第二B階黏著層240b包括多個第二B 階黏著塊240b’ ’其中第一 B階黏著塊240a’黏著於第一基 板210的表面S1上且第二B階黏著塊240b，黏著於第二基 板210的表面S2上。在本實施例中，當第二b階黏著塊 . 240a’為導電或非導電，第一 B階黏著塊24〇a，為導電或非 導電。由於第一 B階黏著塊240a，彼此之間為電性絕緣且 弟一 B階黏者塊240b彼此之間為電性絕緣，故即使第— B階黏著塊240a’與第二B階黏著塊240b，皆為導電，仍可 防止凸塊230a、230b之間的短路。 在本實施例中，第一 B階黏著層240a與第二b階黏 著層240b可為ABLESTIK的8008或8008HT，且其破璃 轉換溫度大約介於攝氏八十度與攝氏三百度之間。此外， 17063-1 P2twf.doc/n 201005841 ————^ 第一 B階黏著層240a與第二B階黏著層240b可為 ABLESTIK 的 6200、620卜 6202C 或 HITACHI Chemical CO” Ltd.提供的SA-200-6、SA-200-10，且其玻璃轉換溫度 大約介於攝氏負四十度與攝氏一百五十度之間。第一 B階 黏著層240a的玻璃轉換溫度可大於、等於或小於第二b 階黏著層240b的玻璃轉換溫度。此外，例如可將一些導電 粒子（如銀粒子、銅粒子及金粒子）掺雜於第一 B階黏著 層240a與第二B階黏著層240b中以增加導電性。
圖3A至圖3D為本發明之另一實施例之晶片封裝結 構的剖面示意圖。請參考圖3A及圖3B，除了第一 B階黏 著層240a與第二B階黏著層240b完全地填滿凸塊230之 間的空隙之外，本實施例之晶片封裝結構2〇〇，與圖2人及 圖2B的晶片封裝結構2〇〇是相似的。特別的是，第一 B 黏著層240a與第二B階黏著層240b皆為非導電以防止 凸塊230之間的短路。 請參考圖3C，除了第一 B階黏著層24〇a的尺寸m 與第二B階黏著層240b的尺寸D2不同之外，本實施例之 晶片封裝結構200”與圖3A的晶片封裝結構2〇〇，是相似 的。如圖3C所示，第一 B階黏著層24加的尺寸m小於 第一 B階黏著層240b的尺寸D2，以使得第一基板21〇 一 4为的面積不會被第-B階黏著層2術所覆蓋並暴露於 外。除了凸塊230所伯的面積之外，第二B階黏著層24% 完全地覆蓋第二基板220的表面S2，且第__ B階黏著層 240a使第-基板210的表面S1 (周圍的區域）暴露於外。 2010〇5841_ 17063-1 P2twf.d〇c/n 請參考圖3D，除了第一 B階黏著層24〇a包括多個第 一 B階黏著塊240a’之外’本實施例之晶片封裝結構2〇〇，，， 與圖3C的晶片封裝結構200，，是相似的。 圖4為本發明之一實施例之堆疊型晶片封裝結構的剖 面示意圖。請參考圖4，堆疊型晶片封裝結構4〇〇包括一 承載器410、第一晶片210，、第二晶片22〇，、多個凸塊23〇、 一第一 B階黏著層240a、一第二B階黏著層240b及多條 φ 焊線420。第一晶片210、第二晶片220、凸塊230及黏著 材料240的排列方式可與前述之實施例相同（如圖2八及 圖2B所示）。在本實施例中，第一晶片21〇，藉由一黏著 層430 (如環氧樹脂、銀膠、黏晶膠膜(DAF)等等）與承載 器410結合且透過焊線42〇與承載器41〇電性連接。特別 的是，第一晶片210,具有透過焊線420與承载器41〇電性 連接的線焊墊214。 圖5至圖7為本發明之多個實施例之堆疊型晶片封裝 結構的剖面示意圖。請參考圖5，堆疊型晶片封裝結構4〇〇a 包括一承載器410、一第一晶片21〇,、一第二晶片220,、 多個凸塊230、一第一 B階黏著層240a、一第二B階黏著 層240b及多條焊線42〇。第一晶片21〇，、第二晶片22〇,、 凸塊230、第一 B階黏著層24〇a及第二B階黏著層24肋 ，排列方式實質上與圖3A或圖38的排列方式相同。第一 晶片>210’藉由一黏著層43〇 (如環氧樹脂、銀膠、黏晶膠 膜等等）與承載器410結合且透過焊線42〇與承载器41〇 電性連接。特別的是’第一晶片21〇，具有透過焊線與 12 17063-lP2twf.doc/n 201005841 >u05-t 承載器410電性連接的線焊墊214。連接於線焊墊214的 焊線420的一端被第一 B階黏著層240a包覆。第一晶片 210與第一晶片220’之間的距離(stand-off)由第一 B階黏 著層240a與第二B階黏著層240b至少其中一者來維持， 以使得焊線420可被保護而免於損壞。 請參考圖6及圖7 ’在堆疊型晶片封裝結構4〇〇b與 400c中’第一晶片210’、第二晶片220,、凸塊230、第一 φ B階黏著層240a及第二B階黏著層240b的排列方式亦可 與圖3C及圖3D之前述實施例相同或相似。如圖6及圖7 所示，第一晶片210’的線焊墊214不會被第一 B階黏著層 240a (如圖6所示）或第一 B階黏著塊240a，（如圖7所 示）覆蓋並且暴露於外，以使得焊線420不會被第一 B階 黏著層240a (如圖6所示）或第一 b階黏著塊24〇a，（如 圖7所示）所包覆。 以下說明圖2A之晶片封裝結構2〇〇的製程。值得注 意的是’圖3A及圖3B之晶片封裝結構2〇〇’的製程相似於 _ 在圖8A至圖8D中所揭露的製程。因此，省略有關於如圖 3A及圖3B所示的晶片封裝結構200’的製程之說明。 圖8A至圖8F —種晶片封裝結構製程的剖面示意圖。 請參考圖8A，提供一具有多個第一焊墊212的第一基板 210與一具有多個第二焊墊222的第二基板220,並在第一 基板210的第一焊墊212上形成多個凸塊230。在本實施 例中，凸塊230為由打線製程形成的結線凸塊且相似於如 圖2A所示之凸塊230a。在另一實施例中，凸塊23〇為由 13 201005841 j〇05-t 17063-1 P2twf.doc/n 電鑛製程形成的電鍍凸塊且相似於如圖2B所示之凸塊 230b。 在本實施例中，第一基板210為一承載器，如一印刷 電路板，且第二基板220為一晶片，其中印刷電路板可為 FR4、FR_5、BT、PI電路基板。在本發明之另一實施例中， 第一基板210可為一承載器，而第二基板220可為一晶片。 在本發明之又一實施例中，第一基板21〇可為一晶片，而 第二基板220可為一承載器。 請參考圖8B及圖8C，在第二基板220上形成一第一 二階黏著層XI並將其B階化（如預固化或部分固化）以 形成一包括多個第一 B階黏著塊24〇a，的第一 B階黏著層 240a。 請參考圖8D及圖8E，在第一 B階黏著層240a (第 一 B階黏著塊240a’）上形成一第二二階黏著層χ2並將其 B階化以形成一包括多個第二B階黏著塊24〇b，的第二B 階黏著層240b。特別的是，由於第一二階黏著層χι與第 二二階黏著層X2是由具有二階（A階及B階）性質的熱 固性黏著材料製造而成，故第一 B階黏著層24〇a與第二B 階黏著層240b在第一二階黏著層X1與第二二階黏著層 X2被B階化之後形成。在本實施例中，具有二階性質的 熱固化黏著材料可為聚乙醯胺、聚奎寧、苯並環丁烯或諸 如此類。特別的是，第一 B階黏著層24〇a與第二B階黏 著層240b可為ABLESTIK的8008或8008HT，且其坡壤 轉換溫度大約介於攝氏八十度與攝氏三百度之間。此外， 201005841 —-----i)U〇5-t 17063-lP2twf.doc/n 第一 B階黏著層240a與第二B階黏著層240b可為 ABLESTIK 的 6200、62(Π、6202C 或 HITACHI Chemical CO” Ltd.提供的SA-200-6、SA-200-10，且其玻璃轉換溫度 大約介於攝氏負四十度與攝氏一百五十度之間。第一 B階 黏著層240a的玻璃轉換溫度較佳是高於、等於或低於第二 B階黏著層240b的玻璃轉換溫度。此外，例如可將一些導 電粒子（如銀粒子、銅粒子及金粒子）掺雜於第一 B階黏 φ 著層24〇a與第二B階黏著層240b中以增加導電性。除此 之外’具有二階性質的熱固性黏著材料可為導電或非導 電’且其可由網板印刷、刷塗、噴塗、旋塗或浸潰形成。 在如圖8D及圖8E所示的步驟中，具有二階性質的熱固性 黏著材料可為液態或膠質以易於散佈在第二基板220之 上。本發明不限制熱固性黏著材料的類型。 請參考圖8F ’在形成第一 B階黏著層240a與第二B 階黏著層240b之後，第一基板210與第二基板220透過第 一 B階黏著層240b相結合，以使得各第一焊墊212分別 ❿透過其中一凸塊230與對應之第二焊墊222電性連接。特 別的是，第二B階黏著層240b藉著第一 B階黏著層240a 與第二B階黏著層24〇b的再固化而與第一基板210的表 面S1相結合。在第一 B階黏著層240a與第二B階黏著層 24〇b完全固化之後，若必要則進行一後固化程序。 為了確保第一基板210與第二基板220之間的電性連 接’應該謹慎地控制第一B階黏著層240a的厚度與第二B 階黏著層240b的總厚度’以使得凸塊23〇能夠穿過第一 b 15 201005841 階黏著層240a與第二B階黏著層24〇b並連接於第二基板 220的第一知整222。在本實施例中，第一 b階黏著層24〇a 的厚度實質上等於第二B階黏著層240b的厚度。缺而， 基於實際設計需求，第一 B階黏著層24〇a的厚度‘亦'可不 同於第二B階黏著層240b的厚度。 根據本實施例，形成第一 B階黏著層24〇a的方法包 ，在第一焊墊212或地二焊墊222上形成多個第一二階黏 φ 著塊以及B階化第—二階黏著塊以形成多個第-B p皆黏著 塊240a’。此外，形成第二B階黏著層24〇b的方法包括在 第- B階黏著塊鳥，上形成多個第二二階黏著塊以及b 階化第二二階黏著塊以形成多個第二B階黏著塊240b，。 本發明並不限制第一 B階黏著層24〇a與第二B階黏 f層240b的配置方式，圖8A至圖卯所示之配置方式僅 疋用以說月。以下配合圖示說明其他一 B 與第二BP綠著層鳩的配置方式。 # _ 丨圖9C為本發明之多個實_之晶片封裝結構 丄β 不二圖。請參考圖9A，在本發明之一實施例中，第 B P&黏著層24〇a形成並覆蓋於第二基板22〇的表而
…“B階黎 S1上，而包括笛一 β階黏著層240a形成於第一基板21〇的表面 240b形成於第 第二B階黏著塊240b，的第二B階黏著層 —B階黏著塊24〇a’上。在如圖9c所示二 u05-t 17063-lP2twf.doc/n 201005841 又一實施例中，第一 B階黏著層240a形成並完全覆蓋於 第一基板210的表面si上，而包括第二b階黏著塊24〇1)， 的第一 B階黏著層240b形成於第一 b階黏著塊24〇a，上。 圖10為本發明之另一實施例之堆疊型 的剖面示意圖。圖1 〇之堆疊型晶片封裝結構包含圖^ Ασ或 圖3Β的晶片封裝結構200,。請參考圖1〇，在堆疊型晶片 封裝結構働，中，第二基板22G的非主動表面細― surface)透過-黏著層彻（如環氧樹脂、銀膠、黏晶膠膜 (DAF)等等）與承載||彻結合，且焊線電性連接於 線详墊224與承载器彻之間。特別的是，當圖3A或圖 3B的晶片聽結構綱，透過黏著層請與承載器結合 Ϊηϋ線420靠近線悍墊224的一端被第一 B階黏著層 垃二此外，第一 B階黏著層24〇a在不與厚線420 階黏著層纖上，以使得焊 社人、晶心e ^黏著層2他與第二㈣黏著層240b的 了過私中，是被第二B階黏著層24Gb所保護的。以下 將說明堆疊型晶片封裝結構術製程的細Γ 製程至f llc為圖10之堆疊型晶片封裝結構400, 裝，面不意圖。請參考圖11A，提供 接者將具有多個第-焊執° 板透過一黏tt^222與多個線焊墊224的第二基 線420以電性^接後二f承載器410。然後形成多條焊 铁办ί連接線知墊2 4與承載器410。 一且有多個^ UC ’在形成焊線420之後，提供 -有夕個第-焊墊212的第—基板21〇與凸塊23〇。接 17 201005841 / 著’在第一基板210的表面si上相繼地形成一第一 B階 黏著層240a與一第二B階黏著層240b。最後，將第一基 板210壓合於第二基板220上，以使得被第一 B階黏著層 240a與第二B階黏著層240b包覆的凸塊230電性連接於 第二焊墊222。值得注意的是，由於第二b階黏著層240b 具有足夠的柔軟性，故焊線420能夠穿過第二B階黏著層 240b。在結合過程（第一基板21〇與第二基板220之間的 曇 結合）之中或之後，第一 B階黏著層240a與第二B階黏 著層240b透過熱或紫外線進行再固化。在第一 B階黏著 層240a與第二B階黏著層240b相結合之後，若必要則進 行一後固化程序。 如圖11B及圖11C所示，第一 b階黏著層240a、第 二B階黏著層240b與凸塊230皆形成於第一基板21〇的 表面S1上。在本發明之另一實施例中，當第一 B階黏著 層240a與第二b階黏著層24%形成於第一基板21〇的表 • 面S1上時，凸塊230可形成於第二焊墊222上。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何所屬技術領域中具有通常知識者，在不 脫離本發明之精神和範#可作些許之更動與潤飾， 因此本發明之保護範圍當視後附之申請專利範圍所界定者 為準。 【圖式簡單說明】 圖1為具有高分子凸塊的晶片封裝結構的剖面示意 18 201005841 j〇05-t 17063-lP2twf.doc/n 圖。 圖2A及圖2B為本發明之一實施例之晶片封裝結構的 剖面示意圖。 圖3A至圖3D為本發明之另一實施例之晶片封裝衾士 構的剖面示意圖。 圖4為本發明之一實施例之堆疊型晶片封裝結構的剖 面示意圖。
圖5至圖7為本發明之多個實施例之堆疊型晶片 圖8A至圖8F為-種晶片封裝結構製程的剖面示意 封裝結構 封裴結構 圖9A及圖9C為本發明之多個實施例之晶片 的剖面示意圖。 圖10為本發明之另一實施例之堆疊型晶片 的剖面示意圖。
圖ΠΑ至圖11C為圖1〇 製程的剖面示意圖。 之堆叠型晶片封裝結構400, 【主要元件符號說明】 100 :晶片封裝結構 110 :第一基板 110a :表面 112 :接觸墊 120 :高分子凸塊 201005841 b〇05-t 17063-lP2twf.doc/n 130 :晶片 130a :主動表面 132 :焊墊 140 :焊料 200 :晶片封裝結構 200’ ：晶片封裝結構 200’’ ：晶片封裝結構 200’’’ ：晶片封裝結構 ® 210 :第一基板 210’ ：第一晶片 212 :第一焊墊 214 :線焊墊 220 :第二基板 220’：第二晶片 222 :第二焊墊 230 :凸塊 ❹ 230a:結線凸塊 230b :電鍍凸塊 240 :黏著材料 240a :第一 B階黏著層 240a’ ：第一 B階黏著塊 240b :第二B階黏著層 240b’ ：第二B階黏著塊 310 :基板 20 201005841 b〇05-t 17063-lP2twf.doc/n 312 :焊墊 320 :凸塊 320a :結線凸塊 330 :黏著材料 330a :熱固性黏著塊 340 :具有B階特性之黏著塊 400 :堆疊型晶片封裝結構 400’ ：堆疊型晶片封裝結構 ® 400b :堆疊型晶片封裝結構 400c :堆疊型晶片封裝結構 410 :承載器 420 :焊線 430 :黏著層 A :表面 B :表面 D1 :尺寸 ❹ D2 :尺寸 51 :表面 52 :表面 XI :第一二階黏著層 X2 :第二二階黏著層 21
Claims (1)
- 201005841 ->u〇5-t 17063-lP2twf.doc/n 十、申請專利範面·· ^一種晶片封裝結構製程，包括·· ^供一具有多個第—焊墊的第一基板； 提供-具有多個第二焊墊的第二基板； 具有之該第一焊墊上形成多個凸塊； 層；於該第-基板上或該第二基板上形成—第一二階黏著 , 該第——階黏著層以形成—第—&階黏著層； w第-Β階黏著層上形成—第二二階黏著層； 、Β階化該第二二階黏著層以形成—第二β階黏著層； 以及 透過該第-Β階黏著層與該第二_黏著層結合該第 一基板與該第二基板，以使得各該些第一焊墊分別透過其 中一凸塊與對應之第二焊墊電性連接。 、 2.如申請專利範圍第1項所述之晶片封裝結構製程， 其中該第一基板與該第二基板皆為晶片。 > 3·如申請專利範圍第1項所述之晶片封裝結構製程， 其中該第一基板為一承載器且該第二基板為一晶片。 4. 如申請專利範圍第1項所述之晶片封裝結構製程， 其中該第一基板為一晶片且該第二基板為一承载器。 5. 如申請專利範圍第1項所述之晶片封裝結構製程， 其中該凸塊為由打線機形成的結線凸塊或由電鍍製程形成 的電鍍凸塊。 6. 如申請專利範圍第1項所述之晶片封裝結構製程， 22 17063-lP2twf.doc/n 201005841 nst _______jU〇5-t 其中該第一二階黏著層是由網板印刷、刷塗、喷塗、旋塗 或浸潰形成。 7. 如申請專利範圍第1項所述之晶片封裝結構製程， 其中該第二二階黏著層是由網板印刷、刷塗、喷塗、旋塗 或浸潰形成。 8. 如申請專利範圍第1項所述之晶片封裝結構製程， 其中形成該第一 B階黏著層的方法包括： 在該些第一焊墊或該些第二焊墊上形成多個第一二 ® 階黏著塊；以及 B階化該些第一二階黏著塊以形成多個第一 B階黏著 塊。 9. 如申請專利範圍第8項所述之晶片封裝結構製程， 其中形成該第二B階黏著層的方法包括： 在該些第一 B階黏著塊上形成多個第二二階黏著 塊；以及 B階化該些第二二階黏著塊以形成多個第二B階黏著 Φ 塊。 10. 如申請專利範圍第9項所述之晶片封裝結構製 程，其中該些第一 B階黏著塊為導電。 11. 如申請專利範圍第10項所述之晶片封裝結構製 程，其中該些第二B階黏著塊為導電。 12. 如申請專利範圍第10項所述之晶片封裝結構製 程，其中該些第二B階黏著塊為非導電。 13. 如申請專利範圍第9項所述之晶片封裝結構製 23 17063-1P2twf.doc/n 201005841 程，其中該些第一 Β階黏著塊為非導電。 14·如申請專利範圍第13項所述之晶片封裝結構製 程，其中該些第二Β階黏著塊為導電。 15,如申請專利範圍第13項所述之晶片封裝結構製 程，其中該些第二Β階黏著塊為非導電。 程，Μ.如申請專利範圍第1項所述之晶片封裝結構製 第:其中該第一 Β階黏著層完全地覆蓋該第一基板，且該 一 β階勒著層包括多個第二Β階黏著塊。 程，JL如申睛專利範圍第1項所述之晶片封裝結構製 低於Γ中該第一 Β階黏著層的玻璃轉換溫度高於、等於或 該第二Β階黏著層的玻璃轉換溫度。 程，β.如申請專利範圍第1項所述之晶片封裝結構製 方中Β階化該第一二階黏著層與該第二二階黏著層的 I括加熱固化或紫外線固化。 24
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW97126988A TWI393197B (zh) | 2008-07-16 | 2008-07-16 | 晶片封裝 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW97126988A TWI393197B (zh) | 2008-07-16 | 2008-07-16 | 晶片封裝 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201005841A true TW201005841A (en) | 2010-02-01 |
| TWI393197B TWI393197B (zh) | 2013-04-11 |
Family
ID=44826456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW97126988A TWI393197B (zh) | 2008-07-16 | 2008-07-16 | 晶片封裝 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI393197B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8872336B2 (en) | 2011-11-18 | 2014-10-28 | Chipmos Technologies Inc. | Conductive structure and method for forming the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774497B1 (en) * | 2003-03-28 | 2004-08-10 | Freescale Semiconductor, Inc. | Flip-chip assembly with thin underfill and thick solder mask |
| TWI241018B (en) * | 2003-12-19 | 2005-10-01 | Chipmos Technologies Inc | Method for manufacturing wafer level image sensor package with chip on glass configuration and structure of the same |
-
2008
- 2008-07-16 TW TW97126988A patent/TWI393197B/zh not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8872336B2 (en) | 2011-11-18 | 2014-10-28 | Chipmos Technologies Inc. | Conductive structure and method for forming the same |
| TWI502691B (zh) * | 2011-11-18 | 2015-10-01 | Chipmos Technologies Inc | 導電結構及其形成方法 |
| US9159685B2 (en) | 2011-11-18 | 2015-10-13 | Chipmos Technologies Inc. | Conductive structure and method for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI393197B (zh) | 2013-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9443827B2 (en) | Semiconductor device sealed in a resin section and method for manufacturing the same | |
| US7749806B2 (en) | Fabricating process of a chip package structure | |
| TW201401398A (zh) | 具有線接合互連之無基板可堆疊封裝 | |
| US6713880B2 (en) | Semiconductor device and method for producing the same, and method for mounting semiconductor device | |
| JP2000277649A (ja) | 半導体装置及びその製造方法 | |
| US7960214B2 (en) | Chip package | |
| US7847414B2 (en) | Chip package structure | |
| JP4479582B2 (ja) | 電子部品実装体の製造方法 | |
| CN101625986B (zh) | 芯片封装结构制程 | |
| US20070063344A1 (en) | Chip package structure and bumping process | |
| TW201005841A (en) | Chip package | |
| JP2002026071A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2004247621A (ja) | 半導体装置およびその製造方法 | |
| TWI393192B (zh) | 晶片封裝結構製程 | |
| JP2004186629A (ja) | 半導体装置およびその製造方法 | |
| JP2004288815A (ja) | 半導体装置及びその製造方法 | |
| JP3547270B2 (ja) | 実装構造体およびその製造方法 | |
| JP3770321B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| TWI483320B (zh) | 半導體封裝結構及其製作方法 | |
| CN101625987B (zh) | 芯片封装结构制程 | |
| JP2002252326A (ja) | 半導体装置の製造方法 | |
| JP2001015633A (ja) | 半導体装置 | |
| TWI596678B (zh) | 半導體封裝結構及其製作方法 | |
| JP3598058B2 (ja) | 回路基板 | |
| JPH10116930A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |