TW200926400A - Semiconductor device and method for manufacturing the device - Google Patents

Description

200926400 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置及其製造方法’特別是關於一 種雙埠靜態隨機存取記憶體（Static Random Access Memoiy, SRAM)之佈局結構及其製造方法。 【先前技術】 • 市場具有對高整合度及大容量半導體裝置的需求。此外具有 © 平穩作業的快速半導體裝置也受到重要的需求。一些技術，例如 微機電技術、微器件技術、以及電路設計技術可從如此之一半導 體中獲益，以使得可提高半導體記憶單元，例如動態隨機存取記 憶體（Dynamic Random Access Memory, DRAM )或靜態隨機存取 記憶體（SRAM)之技術。舉例而言，在靜態隨機存取記憶體 (SRAM)領域，一雙埠靜態隨機存取記憶體（SRAM)相比較於 一單埠靜態隨機存取記憶體（SRAM)執行讀寫作業更快速，因此 ❹雙埠靜態隨機存取記憶體（SRAM)較為有益。一單埠靜態隨機存 ’取記憶體（SRAM)可包含有一具有六個電晶體的單位記憶單元。 可使用順次執行讀寫作業的兩個負載電晶體、兩個驅動電晶體、 以及兩個主動電晶體。—雙琿靜態隨機存取記憶體（s讀）可在 -料靜態隨機存取記憶體（SRAM)之基礎上增添兩個主動電晶 體’並且可以雙模式執行讀寫作業。因此，雙轉態隨機存取記 憶體（SRAM)可用於一超高速記憶體袭置。 200926400 一第1圖」係、為一雙埠靜鱗機存取記憶體（SRAM)中的一 第三線路、-第三通道、以及一第四線路之示意圖。「第2圖」係 為一雙蟑靜態隨機存取記憶體（SRAM)之一晶胞區中的第三線路 及第二通道之示意圖。「第3圖」係為一雙琿靜態隨機存取記憶體 SRAM)之第三通道及第四線路之示意圖。 月 > 閱第1圖」至「第3圖」，—靜態隨機存取記憶體 可包含有複數解位記鮮元i。每—單位記憶料丨可具有形成 於-活性區中的魏㈣晶體。絕緣層、通道、以及線路可順次 形成於電晶體之上與/或上方。「第1圖」至「第3圖」表示第三 線路Μ及第三通道41，其中第三通料可與第三線路31電連接 且形成於第三線路31之上部之上與/或上方。可與第三通道Μ 電連接的細線路51可形成於第三通道41之上部之上與/或上 方。 「第3圖」表示第三通道41及第四線路51，其中第四線路 5!形成於第三通道41之上部之上與/或上方。其中細線路& 中形成有第三通道41的—部份可突出。晶舰ig之外的線路區 32之寬度W1可形絲大約α28微米（哗）。晶舰⑴之外 路區32與晶胞區1G之内的第三線㈣之間的間隔^可形成為 大約㈣齡（肿）。因此，粒在單位記料元〗巾的晶胞區 10之上部的位線61及62可在彼此相面對的方向上突出。由於位 線61及62在互相突出部份的間隔可比較狹窄，因此當執行錢鋼 200926400 或執行一化學機械研麻 1您（Chemical Mechanical Polishing, CMP )過 程用以形成第四線跋 時，可產生位線61及62彼此電連接之問 題。因此，可出顼雒+食±> < 雙旱靜態隨機存取記憶體（SRAM)短路與/或 不月"*作#之問題。這樣可降低靜態隨機存取記憶體（SRAM)之產 能利用率。 【發明内容】

馨於X上的問題’本發明之實關侧於—種半導體裝置及 其製造方法。木黎日g+ 1 又月之男、施例關於一種雙埠靜態隨機存取記憶體 (SRAM)之佈域構及其製造方法。 本發月之實她例關於一種雙琿靜態賴存取記憶體 之佈局結構及其製造方法，此佈局結構及其製造雜可防止定位 於雙埠靜態隨機存取記憶體（SRAM)之-晶胞區中的位線彼此電 連接之問題。 據本發月之只知例’一雙璋靜態隨機存取記憶體 之佈局結構具有複數個可電連接的線路及通道，此雙埠靜態隨機 存取-己紐（SRAM)之佈局結構可包含有以下至少之—。複數個 第線路，第一線路在一記憶單元中之一晶胞區中電連接。一第 一通道、-第二線路、—第二通道、—第三線路、—第三通道、 以及一第四線路，係順次層疊於第一線路之上部之上，其中第四 線路排列於晶舰之上部之讀/壯方且形成為—麟形狀且 彼此相平行。 200926400 根據本發明之實_，—鱗㈣賴麵記紐（sram) 之佈局、、.σ構具有複數個可電連接的線路及通道，此雙蟑靜態隨機 存取記憶體（SRAM)之佈局結構之製造方法可包含以下步驛至少 之一。形成複數個彼此電連接的第—線路於—記憶單元之一晶胞 區中。形成一第一通道、一第二線路、一第二通道、一第三線路、 -第三通道、以及-第四線路順次層疊於第—線路上部之上與/

或上方，其中排列於晶胞區之上部的第四線路可形成為一直線形 狀且彼此相平行。 【實施方式】 「第4圖」係為本㈣之實關之-雙雜紐機存取記憶 :(SRAM)中的一第三線路、一第三通道、以及一第四線路之示 意圖。「第5圖」係為本發明實施例之—雙特騎機存取記憶體 (SRAM)之-晶胞區中的—第三線路及—第三通道之示意圖。「第 6圖」係為本發明實_之—雙埠靜誠機存取記紐（§譲） 之一第三通道及一第四線路之示意圖。 «月參閱第4圖」至「第6圖」，一靜態隨機存取記憶體(亂他） 可包含有複數個單健料元1G1。每—單位峨單元⑽可具有 形成於一活性區中的複數個電晶體。絕緣層、通道、以及線路可 順次形成於電晶體之上與/或上方。這些通道及線路可按照一第 :線路…第-通道、-第二線路、―第二通道、第三線路⑶、 第三通道14卜以及第四線路151的層疊順序形成。 200926400 、根據本發明之實施例，可修改第三線路i3i、第三通道⑷、 =及第四線路151之結H咖31可與—帛：通道電連接。 第^通道⑷可形成於第三線路131之上部之上與/或上方 四7⑸形成於第三通道141之上部之上與/或上方。為了防 止四線路151之-部份突出，可擴大間隔W2。間隔可位於 晶胞區H0之内部的第三線路131與晶胞區11〇之外部的第三線

路區132之間。第三線路區132的寬度W1可減少且第三線路區 132與第三線路131之間的間隔W2可增加。第四線路⑸的寬度 可減少且第四線路151之間的間隔可增加。 可調節第三通道141的位置，其中第三通道141可連接於第 四線路151與第三線路131之間。這使得可能以直線形式形成第 四線路15卜在晶胞區11G之外制的第三線路區132贱度^ 可形成為0.19-0.21微米（帅）。第三線路區m與第三線路131 之間的間隔W2可形成為大約〇.則33微米（μιη)，其中第三線 路131可排列於晶胞區110之内部。第三線路區132的寬度飢 可減少且第三線路區132與第三線路131之間的間隔W2可增加。 根據本發明之實施例，形成於第三線路131之上部之上與/或上 方的第三通道141之位置可同第四線路⑸—樣移動，其中第四 線路151侃於第三通道141之上部之上與/或上方且可以直線 幵/式形成。位於單位5己憶單元101的晶胞區110之上部之上與/ 或上方的位線161及162中任意之一可為一位線且另一個可為一 9 200926400 知技術不同的是，位線… ，具有位線161及162的第四線路i5i之寬度可形= 約〇.19_0.21微米（_。根據本發明之實施例，第四線路⑸ 之間的間隔可形成為大約〇.3⑽微米―）。第線路⑸ 妨部份麵本㈣魏歉—料靜態隨機存 ==^==枝。根她之實施例， 之製造方法可讀）之佈局結構 及通道可電連接。 佈局、，，。構，此佈局結構中複數個線路 根據本發明之實_，可形成—與記鮮元仙之—曰 ::Γ第Γ路。第一通道可形成於第-線路之上部之::； 鲁 开成於第二線路上部之上與/或上方。第三線路⑶^ 乂成於第一通道上部之上盥/ 一 三線路⑶之上盘/up 第三通道141可形成於第 上部之上。弟四線路151可形成於第三通道141 路、第二發明之實施例，第一通道、第二線 可順—線路13卜第三通道14卜以及第四線路151 二曰疊於第—線路之上部之上與/或上方。 請參閱「第6圖丨，至., . t 上部之上與A * 飯線路151可排_胞區削 5且可彼此相平行形成為大朗直線形狀。這 200926400 可透過將第三線路131與第三鱗㈣2之_卜恥晶胞區消 =内的間隔W2延伸至在晶胞區110之外的第三線路區132中獲 得。根據本發明之實施例，第四線路151可形成為具有大約 0.19-0.2!微米一）之寬度。根據本發明之實施例，第四線路⑸ 可形成為彼此間隔大約α31_α33微米（啤）。細線路⑸還可 形成為-位線及-互補位線。根據本發明之實施例，當形成第四 線路151日寺’在沉積銅及執行-化學機械研磨（CMp)過程期間 ® 可不出現位線61及62彼此電連接之問題。 一雙埠靜態隨機存取記憶體（SRAM)之佈局結構及其製造方 法可防止產錢埠靜謎齡取記憶體（SRam)之—晶中的 位線變為彼此電連接之問題。根據本發明之實施例，透過減少一 雙雜態隨機存取記憶體（SRAM)短路的產生可增加靜態隨機存 取^憶體（SRAM)的產能利用率。根據本發明之實施例，可解決 ❹靜猶機存取記紐（SRAM)的不關作業之問題。 、雖然本發明之實施例以示例性之實施例揭露如上，然而本領 域之技術人員應當意識到在不脫離本發明所附之申請專利範圍所 揭示之本發明之精神和範圍的情況下，所作之更動與潤飾，均屬 本發明之專梅_圍之内。棚是可在本朗書、圖式部份及 所附之申請專利範針進行構成部份與/或組合方式的不同變化 及做。除了構成赌與/或齡方式暖似修❹卜，本領域 之技術人員也應當意識到構成部份與/或組合方式的交替使用。 11 200926400 【圖式簡單說明】 第1圖係為雙琿靜態隨機存取記憶體中的一第三 線路:-第三通道、以及—第喊路之示意圖； 第2圖係為雙蜂靜態隨機存取記憶體（似⑷之一晶胞區 中的第三線路及第三通道之示意圖； 第3圖係為-雙埠靜態隨機存取記憶體（sram)之第三通道 及第四線路之示意圖； 第4圖係為本發明之實施例之雙埠靜態隨機存取記憶體 CSRAM)中的—第三線路、—第三通道、以及一第四線路之示意 圖； 第6圖係為本發明實施例之一雙& 四線路之示意圖 ❹（SRAM)之一第三通道及一第雙㈣隨機存取記憶體 【主要元件符號說明】 卜101 1〇、11〇 31、131 32 41、141 單位記憶單元 晶胞區 第三線路 線路區 第三通道 12 200926400 51 、 151 61、62、16 卜 162 132 W1 W2 第四線路 位線 第二線路區 寬度 間隔

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Claims (1)

1. 200926400 十、申請專利範圍： 1.種半導體裝置，係包含有： 複數個第線路’係在一記憶單元中之一晶胞區中電連 接；以及 —第一通道、一第二線路、一第二通道、一第三線路、一 第一通道、以及至少兩個第四線路，係順次層疊於該等第一線 ‘ 路中至少之一之上， 、 其中該至少㈣第四線路形成於該晶胞區之_上部之上 且形成為一直線形狀且彼此相平行。 2. 如請求们所述之半導體裝置，其中—定位於該晶胞區内部的 〜第-線路與-第二線路區之間的_延伸至該晶胞區之 的一位置。 3. 2求項2所述之半㈣奸，其中糾三祕與該 ❹ 三線路區之_該間隔係位於α3ι_α33微米（帅） 之間的乾圍内。 月求項3所述之半導體裝置，其中該晶胞區之外的： 5，寬賴繼_微米㈤之。二線 .如^項⑽之半贿置，其幢少鄉四 6. -線路5所述之半W裝置’其中該至少兩㈣四線路中每 間的間隔位於_.33微米一 :， 月未項1所述之半導體裝置，其中該至少兩個第四線Γ中每 200926400 一線路之間的間隔位於〇3 8如嘖'如w (㈣)之間的範圍内。 8. ^她所奴+_置，其巾㈣辑 有一位線及一互補位線。 匕3 9. 如=項1所述之半導難袭置，其中該至少兩個第四線路中每 一線路形成為沒有突出部份。 中母 10. —種半導體裝置，係包含有： 至少兩個第一線路，係形士A 上’·以及 細成於—記憶單元之—晶胞區之 至少兩個第-通如及至少_第 形 少兩個第一線路之上， 料成於該至 ^中該至少兩個第二線路分別形成在 道之上’並且其中該至少兩個第二線路分別具有0個^^ (μη〇的寬度，並且其中該至少兩個第 匕.1微米 φ 的間隔係為0.31-0.33微米（帅）。、、+母-線路之間 11. 如請求項1G所述之半導_置， 每一線路包含有一位線及—互補位線中第二線路中 線形狀且彼此相平行且不具有突出部份。形成為一直 12. 一種半導體裝置之製造方法，係包含町步驟·· 形成複數個彼此電連接的第一線路於 胞區中；以及然後 圯隱早兀之一晶 形成一第一通道、一 ‘線政、 蚀 _第二通道、 第三線路、 15 200926400 一第三通道、以及至少兩個第四線 中至少之一之上， θ足於該等第一線路 其中該至少兩個第四線路軸於妓邮之— 成為一直線形狀且彼此相平行。 °卩且形 a如請求項u所述之轉體裝置之製造方法，巧成 晶胞區内部的該第三線路與―第 、成於議 該晶胞區之外的-位置。帛—線路區之間的間隔延伸至 ❹ ❿ Η.如請求項13所述之半導體裝置之 盥马· θ 、，其中該第三線路 ，、該日日胞區之外的該第三線路區 0Ή ^ , / 、 間的該間隔係位於 .31-0.33微米（μιη)之間的範圍内。 、 15. 如請求項14所述之半導體裝置之製 外的兮笙咖 在’其中該晶胞區之 外的該第二線路區之寬度係位於〇19 〇 ^ 範圍内。 ·微米（卿）之間的 16. 如請求項12所述之半導體裝置之製造方法，— 第四線路中每一線路之寬度係位於〇 其中該至少兩個 的範圍内。 ·21微米（啤）之間 17. 如請求項16所述之半導體裝置之製造方 第四線路中每^線路之間的間隔位於Q 〃中^至乂兩個 間的範_。 知微米（卿）之 18·如請求項12所述之半導體裝置之製造 ^ 去，其中該至少兩個 第四線路中每一線路之間的間隔位於0.3Un 、υ·33微米（pm)之 16 200926400 間的範圍内。 19. 如請求項12所述之半導體裝置之製造方法，其中該至少兩個 第四線路分別包含有一位線及一互補位線。 20. 如請求項12所述之半導體裝置之製造方法，其中該至少兩個 第四線路中每一線路形成為沒有突出部份。 ❿

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