TW200919670A - Chip stack package - Google Patents

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Sun-Won Kang
Seung-Duk Baek
Jong-Joo Lee
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Samsung Electronics Co Ltd
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Description

200919670 九、發明說明： 【發明所屬之技術領域】 本發明有關於晶片堆疊封裝，更具 ;堆疊於晶圓級或晶片級處的晶片二有= 【先前技術】 半導體工業近期的趨勢是，使經濟 湊、薄、輕、快、多功能及高效率 ^體産品緊 =靠性。爲達此目的，封裝技術作爲設計 重要技術中之一者而使用。 α半ν體産σσ 時可的封裝，且如有必要 r:r既上，_封裝高== 晶片堆疊封裝中，多個晶片需^目^^封裝㈣。 晶片設置在^堆疊封錢上部及 其中 封裝包括穿過晶片而形成的貫穿插塞電極 曰曰片堆疊 夠藉由貫穿插塞電極而相互得晶片能 疊封裝中的貫穿插塞電極而相;連接=? 片堆璺封裝的電氣特性。 運接《μ化曰日 【發明内容】 供了具奴進㈣紐騎疊封裝。 根據本發明的-個方面，提供包括多個晶片=片裝堆 200919670 疊封裝，其中此多個晶片利用膠黏層作爲居間媒介而堆 疊；及更包括貫穿插塞電極，其穿過晶片而形成，以電性 聯接晶片，其中貫穿插塞電極包括能源供給貫穿插塞電 極、接地貫穿插塞電極及信號傳遞貫穿插塞電極中之一 者，其中能源供給貫穿插塞電極及接地貫穿插塞電極由第 一材料形成，其中信號傳遞貫穿插塞電極由不同於第一材 料的第二材料形成。 第一材料的電阻系數可小於第二材料的電阻系數。 月b源供給貫穿插塞電極及接地貫穿插塞電極可各由銅 來形成’及信號傳遞貫穿插塞電極可由利用雜質摻雜的多 晶石夕形成。晶片可形成在晶圓上且晶片堆疊在晶圓級處， 從而包括晶圓堆疊封裝。晶片可形成在布線襯底上，及外 部輸入/輸出（I/O)端子可形成在布線襯底的底面上。 根據本發明的另一方面，提供包括多個晶片的晶片堆 豐封裝，其中多個晶片利用膠黏層作爲居間媒介而堆疊； 及穿過晶片來形成以相互電性連接晶片的貫穿插塞電極。 貫穿插塞電極可分類爲能源供給貫穿插塞電極、接地貫穿 插塞電極及#號傳遞貫穿插塞電極。各能源供給貫穿插塞 電極及接地貫穿插塞電極的橫截面尺寸不同於信號傳遞貫 穿插塞電極的橫截面尺寸。 、 各能源供給貫穿插塞電極及接地貫穿插塞電極的直徑 可大於彳§號傳遞貫穿插塞電極的直徑。能源供給 電，及接地貫穿插塞電極可各由銅形成，且信號傳遞貫穿 插塞電極可由利用雜質摻雜的多晶矽形成。 200919670 根據本發明另一方面，晶片堆疊封裝可以包括至少兩 個能源供給貫穿插塞電極’其形成在晶片堆疊封裝的中心 部份或兩邊緣中並設置成相互相鄰，至少兩個能源供給貫 穿插塞電極構造成向晶片堆疊封裝供給能源；至少兩個接 地貝穿插塞電極，其形成在晶片堆疊封裝的中心部份或兩 邊緣中並設置成相互相鄰及與至少兩個能源供給貫穿插塞
電極相鄰，至少兩個接地貫穿插塞電極構造成將晶片堆疊 封裝接地，及至少兩個信號傳遞貫穿插塞電極，其形成在 晶片堆疊封裝的中心部份或兩邊緣中並設置成相互相鄰及 與至少兩個接地貫穿插塞電極轉，至少兩健號傳遞貫 穿插塞電極構造成將電氣信號傳送至晶片堆疊封裝。 【實施方式】 本發明能夠應用於包括堆疊在晶圓級或晶片級處的晶 片的晶片堆疊封裝。本發明尤其能夠應用於包括堆疊在晶 片堆疊封裝’例如，晶圓堆疊封裝。在 曰曰，=，中，能夠減小各堆疊的晶片的厚度，從而減 小晶圓堆璧封裝的厚度。 梦中在==在晶圓級及晶片級處的晶片的晶片堆疊封 電極，接料三種_ ··能賴給貫穿插塞 曰信號傳遞貫穿插塞電極。此外， ;穿“:得能源供給貫穿插塞電極、接地 徑，並可根據它們的電氣特性而由相對;==直 從而提高^堆疊封裝的電氣特性。⑽糾形成， 200919670 例如，透過增大能源供給貫穿插塞電極及接地貫穿插 塞電極的橫截面，能夠減少各能源供給貫穿插塞電極及接 地貫穿插塞電極的電感及電阻。此外，全部電流能夠平穩 流過能源供給貫穿插塞電極及接地貫穿插塞電極，從而提 尚晶片堆疊封裝的噪聲(n〇ise)特性。與各能源供給貫穿插 • 塞電極及接地貫穿插塞電極的橫截面相比，透過減小信號 傳遞貫穿插塞電極的橫截面，能夠減小信號傳遞貫穿插塞 ζ) 電極的電谷，從而提高晶片堆疊封裝的信號傳遞特性。 如另一示例，能源供給貫穿插塞電極及接地貫穿插塞 電極各由具有較低電阻系數的材料（諸如銅）形成，並因 此全部電流能夠平穩流過晶片堆疊封裝，從而提高晶片堆 疊封裝的噪聲特性。此外，信號傳遞貫穿插塞電極由利用 雜質摻雜的多晶石夕形成並因此具有比銅更大的電阻系數。 雜質例如可是硼、砷及磷。透過利用多晶矽形成信號傳遞 貫穿插塞電極來減小信號傳遞貫穿插塞電極’能夠減少晶 片堆疊封裝的製造成本。 υ 在晶片堆疊封裝中’如上所述，如有必要時，能源供 給貫穿插塞電極、接地貫穿插塞電極及信號傳遞貫穿插塞 電極能夠分別形成或相組合而形成。 下麵參考多個已顯示了本發明示範性實施例的附圖來 • 詳細說明本發明。然而，本發明可實施成許多不同的形式， 且不應5忍爲限於上述實施例；而是，這些實施例被提供， 以使得此公開檔更徹底並完整，並對本領域技術人員來說 完全覆蓋本發明的範圍。附圖中相同的參考數字表示相同 200919670 的元件。 圖1是根據本發明實施例的晶片堆疊封裝5〇〇的平面 圖。圖2及圖3分別是沿圖1的線11_11及111_111截取的晶 片堆疊封裝500的橫截面圖。 參考圖1至圖3’晶片堆疊封裝5〇〇包括布線襯底1〇、 多個晶片100及多個膠黏層1〇8，其中透過利用晶圓級或 晶片級，晶片1〇〇透過作爲居間媒介的膠黏層1〇8而相互 堆豐及膠黏在布線襯底1〇上。晶片1〇〇利用貫穿插塞電極 102、104、106而相互電性聯接，其中貫穿插塞電極1〇2、 104、106穿過晶片100而形成並電性聯接到布線襯底1〇。 aa片100形成在矽晶圓上，且各貫穿插塞電極1〇2、 104、106穿過矽晶圓而形成。各具有類似焊錫球形狀的外 部輸入/輸出(I/O)端子110形成在布線襯底1〇的底面上。 膠黏層108可以各是膠帶。布線襯底1〇是可選的 (〇pti〇nal)，可包括或不包括，或可使用或不使用。 3 1至圖3中，日曰片1〇〇的數量顯示爲四個，但如有 必要可使用多於或少於四個。圖i至圖3中，晶片1〇〇的 尺寸顯示成相同，但如有必要尺寸可不同。此外，晶片1〇〇 可以各是體晶片或控制晶片。圖2中，附圖的上部份 顯示了多個晶片100中之一者。 當晶片100堆疊在晶圓級處時，晶片100可以是多個 ，片100中之一者’其中多個晶片1〇〇各形成在石夕晶圓上。 ^種情況下，晶片堆疊封裝漏可以是晶圓堆疊封裝。 虽晶片堆疊封裝500是晶圓堆疊封裝時，包括晶片1〇〇的 200919670 曰曰圓可堆疊在布線襯底10上，然後各貫穿插塞電極1〇2、 104、106可同時地形成。於堆疊在晶圓級處的晶圓堆疊封 裝中U 1GG的厚度被顯著減小，並因此能夠減小晶片 堆疊封裝500的整個厚度。圖丨至圖3中，當晶片1〇〇堆 疊在晶片級處時’各貫穿插塞電極1〇2、1〇4、1〇6可形成 在各晶片100中，雜能夠堆疊成各晶片1〇〇。
如上所述，晶片堆疊封裝5〇〇包括形成在晶片堆疊封 裝5〇〇的中心部份中的貫穿插塞電極102、104、106，以 相互電性聯接各晶片100。各貫穿插塞電極1〇2、1〇4、1〇6 分別構造成具有在幾百nm至幾十聊範圍内的直徑釘。各 貫穿插塞電極102、1G4、1G6可各形成如下：包括各晶片 100的梦晶圓透過雷射或利用微影術來打孔，以形成一插 塞孔’且此插塞孔完全或部份地彻多㈣來填充，其中 此多晶梦諸如銅或雜f (例如，硼、珅或_)的導電材 料來摻雜’其可利用電鏟或化學氣相沈積(CVD)來形成。 當插塞孔利㈣影術來形成時，使用反應性離子餘刻 (RIE)。結果’各貫穿插塞電極1〇2、ι〇4、1〇6用於電性 :多個設置在晶片堆疊封裝的上部及下部上的晶片 各貫穿插塞電極1〇2、1G4、觸可形成在晶片堆疊封 裝500的中心部份中。在這點上，各貫穿插塞電極⑽、 刚、廳可直接形成在晶片塾（chip（未示出）中或 者’曰日片塾可以圍繞各貫穿插塞電極搬、刚、廳而形 成。此外，各貫穿插塞電極搬、104、106可形成於在晶 11 200919670 片墊重新分佈的重新分佈晶片墊中。圖1至圖3中，晶片 堆疊封裝500具有中心墊結構，其具有形成在晶片堆g封 裝500的中心部份中的晶片墊。因此，當晶片墊及布線襯 底10利用鍵合(bonding)引線(在有需要處)聯接時，較易進 行引線鍵合製程。此外，不須晶片墊的重新分佈，並因此 能夠更自由地設計晶片堆疊封裝5〇〇。 晶片堆疊封裝500的貫穿插塞電極1〇2、1〇4、1〇6可 〇 分別分類如下：能源供給貫穿插塞電極1〇2，用於供給能 源至晶片堆疊封裝500;接地貫穿插塞電極1〇4，用於接地 晶片堆疊封裝500 ;及信號傳遞貫穿插塞電極，用於傳 遞電信號至晶片堆疊封裝5〇〇。 圖1至圖3中，能源供給貫穿插塞電極1〇2、接地貫 穿插塞電極104及信號傳遞貫穿插塞電極1〇6可根據它們 的功旎由相對不同的材料來形成。也即，能源供給貫穿插 塞電極102及接地貫穿插塞電極1〇4各由具有較低電阻系 數（諸如銅）的材料形成。當能源供給貫穿插塞電極1〇2 (J 及接地貫穿插塞電極104各由銅形成時，能源供給貫穿插 塞電極102及接地貫穿插塞電極1〇4的電阻減小。此外， 全部電流能夠平穩流過晶片堆疊封裝5〇〇，從而提高晶片 堆疊封裝的噪聲特性500。 • 信號傳遞貫穿插塞電極106可由利用雜質摻雜的多晶 矽來形成，此摻雜的多晶矽的電阻係數大於銅的電阻係 數。當h號傳遞貫穿插塞電極由利用雜質摻雜的多晶石夕來 形成時，由於多晶矽價格較低，與由銅形成的情況相對比， 12 200919670 能夠減少“堆疊縣的製備成本。此外 遞貫穿插塞電極106由多晶石夕來形成時，信號傳遞^插 f電極106能夠如在製備晶片⑽期間那樣預先形成在石夕 晶圓中。
圖4是根據本發明另一實施例的晶片堆疊封裝的平面 圖。圖5及圖6分別是沿圖4的線v_v及νΐΛ^取的晶 片堆疊封裝的橫截面圖。 M 晶片堆疊封裝500a基本上與晶片堆疊封裝5〇〇相同， 除了各也源供給貫穿插塞電極1 〇2a及接地貫穿插塞電極 104a的直徑d2大於信號傳遞貫穿插塞電極1〇6的直徑汜 之外。因此，圖1至圖3的說明基本上使用於本實施例。 根據各電極的功能，晶片堆疊封裝5〇〇a可構造成，使 得能源供給貫穿插塞電極102a及接地貫穿插塞電極1〇4a 各橫截面尺寸不同於信號傳遞貫穿插塞電極1〇6的橫截面 尺寸。 具體地’晶片堆疊封裝500a的能源供給貫穿插塞電極 102a及接地貫穿插塞電極l〇4a各構造成具有幾十卿的直 徑d2的橫截面，並因此大於信號傳遞貫穿插塞電極1〇6 的直徑的橫截面。信號傳遞貫穿插塞電極106構造成具有 在幾百nm至幾仰範圍内的直徑d3的橫截面，並因此小於 各能源供給貫穿插塞電極102a及接地貫穿插塞電極104a 的直徑的橫截面。 透過增大各能源供給貫穿插塞電極102a及接地貫穿 插塞電極104a的橫截面’能夠減小各能源供給貫穿插塞電 13 200919670 極102a及接地貫穿插塞電極l〇4a的電感及電阻。因此， 電流能夠平穩地流過晶片堆疊封裝500a，從而提高晶片堆 疊封裝的嗓聲特性500a。此外，透過減小信號傳遞貫穿插 塞電極106的橫截面，能夠減小信號傳遞貫穿插塞電極1〇6 的電容’從而提高晶片堆疊封裝5〇〇a的信號特性。 此外，晶片堆疊封裝500a構造成，使得能源供給貫穿 插塞電極102a及接地貫穿插塞電極104a由銅形成，信號 傳遞貫穿插塞電極106由利用雜質摻雜的多晶矽形成。利 用銅，能夠較易地形成具有大於信號傳遞貫穿插塞電極 10 6的橫截面的能源供給貫穿插塞電極丨〇 2 a及接地貫穿插 塞電極104a，以形成能源供給貫穿插塞電極1〇2a及接地 貫穿插塞電極104a。透過使用利用雜質摻雜的多晶矽，能 夠較易地將信號傳遞貫穿插塞電極丨〇 6形成爲具有比能源 供給貫穿插塞電極102a及接地貫穿插塞電極104a的橫截 面更小的橫截面’以形成信號傳遞貫穿插塞電極1〇6。 當信號傳遞貫穿插塞電極106由利用雜質摻雜的多晶 矽形成時，透過減小它們的直徑，能夠在給定區域中形成 更多數量的信號傳遞貫穿插塞電極。減少信號傳遞貫穿插 基电極的電谷106(具有相對較小的直徑）’從而提高晶片堆 疊封裝500a的信號特性。 圖7疋根據本發明另一實施例的晶片堆疊封裝600的 平面圖。圖8及圖9分別是沿圖7的線VIII_VIII及Ιχ_Ιχ 截取的晶片堆疊封裝600的橫截面圖。 特別地，晶片堆疊封裝6〇〇與晶片堆疊封裝5〇〇基本 200919670 上相同，除了各貫穿插塞電極202、204、206形成在多個 晶片200的兩邊緣的近旁中。因此，圖1至圖3的說明基 本上應用於本實施例。更具體地說，晶片堆疊封裳6〇〇包 括布線襯底10、晶片200及多個膠黏層1〇8,其中晶片200 透過膠黏層108作爲居間媒介而相互堆疊及膠黏。晶片2〇〇 透過各貫穿插塞電極102、104、106而相互電性聯接，其 中各貫穿插塞電極102、104、106穿過晶片200而形成並 電性聯接到布線襯底10。 晶片200形成在矽晶圓上’且各貫穿插塞電極202、 2〇4、206穿過矽晶圓而形成。各類似於焊錫球形的外部1/〇 端子110形成在布線襯底1〇的底面上。膠黏層1〇8可以各 是膠帶。布線襯底10是可選的，可包括或不包括，可使用 或不使用。 、圖7至圖9中，晶片100的數量顯示爲四個，但本領 域技術人員可知，如有必要時，可使用多於一個的晶片 100。® 7至圖9中，晶片200的尺寸顯示爲相同，但如有 必要，尺寸可不同。此外，晶片2〇〇可以各是記憶體晶片 或控制晶片。圖8中，附圖的上部份顯示了多個晶片2〇〇 中之一者。 圖7至圖9中，當晶片200堆疊在晶圓級時處叫，. 〇〇可以是形成在石夕晶圓上的多個晶片2⑻中之一者。在 ，種情泥下，晶片堆疊封裝_可以是晶圓堆疊封裝。當 =片堆疊封裝600是晶圓堆疊封裝時，包括晶片的晶 圓可堆疊在布線襯底1G上，然後能源供給、接地及信號傳 15 200919670 遞貫穿插塞電極202、204、206可同時地形成。於堆疊在 晶圓級處的晶圓堆疊封裝中，晶片2〇〇的厚度被減小，並 因此能夠減小晶片堆疊封裝600的整個厚度。圖7至圖9 中，當晶片200堆疊在晶片級處時，能源供給、接地及信 號傳遞貫穿插塞電極202、204、206可以形成在晶片2〇〇 中’然後能夠堆疊成各晶片200。 晶片堆疊封裝600包括能源供給、接地及信號傳遞貫 穿插塞電極202、204、206，其形成在晶片200的兩邊緣 的近旁中。在這點上，能源供給、接地及信號傳遞貫穿插 塞電極202、204、206可直接形成在晶片墊(未示出）中， 此晶片墊形成在晶片200上，或者，晶片墊可圍繞能源供 給、接地及信號傳遞貫穿插塞電極2〇2、2〇4、2〇6而形成。 此外’能源供給、接地及信號傳遞貫穿插塞電極2〇2、2〇4、 206可形成在重新分佈晶片墊中，此重新分佈晶片墊中晶 片墊被重新分佈。圖7至圖9中，晶片堆疊封裝6〇〇具有 邊緣墊結構，其具有形成在晶片堆疊封裝6〇〇的邊緣的近 〇 旁中的晶片墊。 圖7至圖9中，如圖1至圖3的實施例的情況類似， 能源供給貫穿插塞電極2〇2、接地貫穿插塞電極2〇4及信 號傳遞貫穿插塞電極206根據它們的功能而由相對不同^ 材料形成。 具體地，能源供給貫穿插塞電極202及接地貫穿插塞 電極204各由具有較低電阻係數諸如銅的材料形成。當能 源供給貫穿插塞電極202及接地貫穿插塞電極204由銅形 16 200919670 成時，能源供給貫穿插塞電極202及接地貫穿插塞電極2 〇 4 的電阻減小。此外，全部電流能夠平穩流過晶片堆疊封裝 600 ’從而南晶片堆疊封裝的噪聲特性6〇〇。 信號傳遞貫穿插塞電極2〇6由利用雜質摻雜的多晶石夕 形成，且其電阻係數大於銅。當信號傳遞貫穿插塞電極由 利用雜質摻雜的多晶矽來形成時，由於多晶矽價格較低， 與由銅形成的情況相對比，能夠減少晶片堆疊封裝的製備 成本500。此外’當信號傳遞貫穿插塞電極206由多晶石夕 形成時’信號傳遞貫穿插塞電極206能夠如在製備晶片2〇〇 期間那樣預先形成在石夕晶圓中。 圖10是根據本發明另一實施例的晶片堆疊封裝600a 的平面圖。圖11及圖12分別是沿圖10的線XI_XI及 ΧΠ-ΧΙΙ截取的晶片堆疊封裝6〇〇a的橫截面圖。 特別地，晶片堆疊封裝600a基本上與晶片堆疊封裝 600相同，除了各能源供給貫穿插塞電極2〇2a及接地貫穿 插塞電極204a的直徑d2大於信號傳遞貫穿插塞電極206 的直徑d3之外。因此，圖7至圖9的說明可基本上應用於 本實施例。 晶片堆疊封裝600a可構造成使得各能源供給貫穿插 塞電極202a及接地貫穿插塞電極204a的橫截面尺寸不同 於信號傳遞貫穿插塞電極206的橫截面尺寸。 具體地’晶片堆疊封裝6〇〇a的能源供給貫穿插塞電極 202a及接地貫穿插塞電極2〇4a各構造成具有在幾-至幾 十卿範圍内的直徑d2的橫截面，並因此大於信號傳遞貫穿 17 200919670 插基電極206的直_橫_。錢傳遞貫穿插塞電極2〇6 構造成具有在幾百咖域娜範圍内的直徑_橫截面， 並因此小於各能祕給貫雜塞電極2咖及接地貫穿插 塞電極204a的直徑的橫截面。 類似地，透過增大各能源供給貫穿插塞電極赢及接 地貫穿插塞電極204a的截面，能夠減小各能源供給貫穿插 塞電極202a及接地貫穿插塞電極2〇4a的電感及電阻。此 外，全部電流能解穩流過晶片堆疊封裝咖a，從而提高 晶片堆疊封裝㈣聲特性_a。此外，透過減小信號傳遞 貫穿插塞電極206#橫截面’能夠減小信號傳遞貫穿插塞 電極106的電容，從而提高晶片堆疊封裴6〇〇a的信號特性。 此外，晶片堆疊封裝600a構造成使得能源供給貫穿插 塞電極202a及接地貫穿插塞電極2〇4a由銅形成，及信號 傳遞貫穿插塞電極206由利用雜質摻雜的多晶矽來形^ : 利用銅’能夠較絲成具有更大餘的橫截面的能源供給 貫穿插塞電極202a及接地貫穿插塞電極2〇4a，以形成能 源供給貫穿插塞電極202a及接地貫穿插塞電極2〇4a。透 過使用利用雜質摻雜的多晶石夕，信號傳遞貫穿插塞電極 206能夠較易地形成爲具有較小的橫截面，以形成信號傳 遞貫穿插塞電極206。 特別地，當信號傳遞貫穿插塞電極2〇6由利用雜質摻 雜的多晶石夕來形成時，與信號傳遞貫穿插塞電極206的直 徑相比，透過減小它們的直徑，能夠在一給定區域中形成 更多數量的信號傳遞貫穿插塞電極。減少信號傳遞貫穿插 200919670 塞電極的電容206(具有相對較小的直徑），從而提高晶片堆 疊封裝600a的信號特性。 圖13及圖14分別是根據本發明實施例的貫穿插塞電 極310及320的橫截面圖，此貫穿插塞電極31〇及32〇可 用於晶片堆疊封裂中。 特別地’圖13中顯示的貫穿插塞電極31〇透過利用鋼 來填充貫穿梦晶圓300的插塞孔而形成。特別地，圖14 中頒示的貝穿插塞電極320透過以雜質摻雜的多晶矽來填 充貝穿矽晶圓300的插塞孔而形成。如圖13所示，由銅形 成的貫穿插塞電極310具有較小的寬高比(aspect mti〇)及 更大的直徑，在大約幾//m至幾十卿範圍内，並因此可見該 貝穿插塞電極310的橫截面更大。由於由銅形成的貫穿插 塞電極310具有更大的直徑，當實際製備晶片時該貫穿插 塞電極310可直接形成在一襯墊(pad)中。另一方面，貫穿 插塞電極310可形成在一刻劃(scribe)區中。因此，如上所 述，由銅形成的貫穿插塞電極310較佳是用於能源供給貫 〇 穿插塞電極及接地貫穿插塞電極。 此外，如圖14所示，既然由利用雜質摻雜的多晶矽形 成的貫穿插塞電極320具有更大的寬高比及更小的在大約 幾百nm至幾娜範圍内的直徑，可見貫穿插塞電極32〇的 橫截面更小。由於由利用雜質摻雜的多晶矽形成的貫穿插 塞電極320具有更小的直徑，當實際製備晶片時該貫穿插 塞電極320可形成在電路單元的近旁中。因此，如上所述， 由銅形成的貫穿插塞電極320較佳是用於能源供給貫穿插 19 200919670 塞電極及接地貫穿插塞電極。根據上述說明，如果根據設 計適當地使用由銅形成的貫穿插塞電極310及由利用雜質 摻雜的多晶矽形成的貫穿插塞電極32〇，則能夠提高晶片 堆疊封裝的電氣特性。 根據本發明的上述實施例，在包括堆疊在晶圓級或晶 片級處的晶片的晶片堆疊封裝中，一種貫穿插塞電極可分 類爲能源供給插塞電極、接地貫穿插塞電極或信號傳遞貫 ^插塞電極。此外，晶片堆疊封裝構造成使得能源供給貫 穿插塞電極、接地貫穿插塞電極及信號傳遞貫穿插塞電極 可具有相對不同的直徑，並可根據它們的電氣特性而由相 對不Π的材料來形成，從而提南晶片堆疊封裝的電氣特性。 而且，由銅形成的能源供給貫穿插塞電極及接地貫穿 插塞電極具有較低的電阻係數及較大的橫戴面。因此，可 減>、此源供給貫穿插塞電極及接地貫穿插塞電極的電感及 ，阻。此外，全部電流能夠平穩流過晶片堆疊封裝，從而 ，，晶片堆疊封裝的噪聲特性。信號傳遞貫穿插塞電極由 ^晶矽形成，並且不論它們的電阻係數如何，信號傳遞貫 牙插塞電極比各能源供給貫穿插塞電極及接地貫穿插塞電 =有直徑更小的減面。因此，可減小信號傳遞貫^插 土电極的電各，從而提南晶片堆疊封裝的信號傳遞特性。 曰，參考本發明的示範性實施例具體顯示及說明瞭本發 而本倾技術應理解，在频離申請專利範圍 斤限疋的本發明的精神及範圍的情況下，可對本發明的 式及細節做各種修改。 20 200919670 【圖式簡單說明】 圖1是根據本發明實施例的晶片堆疊封裝的平面圖。 圖2及圖3分別是沿圖1的線Π-ΙΙ及ΙΠ-ΙΙΙ截取的晶 片堆豐封裝_的橫截面圖。 圖4是根據本發明另一實施例的晶片堆疊封裝的平面 圖。 圖5及圖6分別是沿圖4的線V-V及VI-VI截取的晶 片堆疊封裳的橫截面圖。 圖7是根據本發明另·一實施例的晶片堆疊封裝的平面 圖。 圖8及圖9分別是沿圖7的線VIII-VIII及IX-IX截取 的晶片堆疊封裝的橫截面圖。 圖10是根據本發明另一實施例的晶片堆疊封裝的平 面圖。 圖11及圖12分別是沿圖10的線XI-XI及XII-XII截 取的晶片堆疊封裝的橫截面圖。 圖13及圖14分別是根據本發明實施例的貫穿插塞電 極的橫截面圖，此貫穿插塞電極可用於晶片堆疊封裝中。 【主要元件符號說明】 1〇 :布線襯底 100 :晶片 102、104、106 :貫穿插塞電極 102a :能源供給貫穿插塞電極 l〇4a :接地貫穿插塞電極 21 200919670 108 :膠黏層 110 :外部輸入/輸出（I/O)端子 200 •晶片 202、204、206 :貫穿插塞電極 202a :能源供給貫穿插塞電極 204a :接地貫穿插塞電極 300 :石夕晶圓888 310 :貫穿插塞電極 320 :貫穿插塞電極 500 .晶片堆豐封裝 500a •晶片堆豐封裝 600 •晶片堆豐封裝 600a :晶片堆疊封裝 (Π、d2、d3 :直徑 II-II、III_III、V-V、VI-VI、XI-XI、XII-XII、VIII-VIII、 ΙΧ-ΙΧ :線 22

Claims (1)

  1. 200919670 十、申請專利範圍： 1. -種包括錢晶》的晶片堆疊封裝，其中所述多個 晶片利用膠黏層作爲居間媒介而堆疊，且更包括： 貫穿插塞電極，穿過晶片而形成，以電性聯接所述晶 片， λ巾所述貫賴塞電拖包括能賴給貫f插塞電極、 接地貫穿插塞電極及信號傳遞貫穿插塞電極中之一者，其 〇 帽述能源供給貫緖塞電極及所述接地貫穿插塞電極由 第-材料形成，且所述信藏傳遞貫穿插塞電極由不同於所 述第一材料的第二材料來形成。 2. 如申請專利範圍第i項所述之包括多個晶片的晶片 堆豐封裝，其中所述第-材料的電阻係數小於所述第二材 料的電阻係數。 3·如申請專利範圍第2項所述之包括多個晶片的晶片 堆疊封裝，其中所述能源供給貫穿插塞電極及所述接地貫 「雜塞電極各由齡軸，其巾所述錢傳敍穿插塞電 ^ 極由利用雜質摻雜的多晶矽來形成。 4.如中請專利範圍第！項所述之包括多個晶片的晶片 堆疊封裝’其中所述晶片形成在晶圓上且所述晶片堆疊在 晶圓級處，從而包括晶圓堆疊封裝。 田5.如申請專利範圍第i項所述之包括多個晶片的晶片 堆豐封裝，其中所述晶片形成在布線襯底上，且外部輸入/ 輸出（I/O)端子形成在所述布線襯底的底面上。 6.—種晶片堆疊封裝，包括： 23 200919670 多個晶片’利用膠黏層作爲居間媒介而堆疊；以及 貫穿插塞電極，穿過晶片而形成，以使所述多個晶片 互相電性連接， 其中所述貫穿插塞電極包括能源供給貫穿插塞電極、 接地貫穿插塞電極及信號傳遞貫穿插塞電極中之一者，且 各所述能源供給貫穿插塞電極及所述接地貫穿插塞電極的 橫截面尺寸不同於信號傳遞貫穿插塞電極的橫截面尺寸。 7. 如申請專利範圍第6項所述之晶月堆疊封裝，其中 各所述能源供給貫穿插塞電極及所述接地貫穿插塞電極的 直徑大於所述信號傳遞貫穿插塞電極的直徑。 8. 如申請專利範圍第7項所述之晶片堆疊封裝，其中 各所述能源供給貫穿插塞電極及所述接地貫穿插塞電極的 直徑在大約幾卿至幾十/ΖΠ1範圍内，且所述信號傳遞貫穿插 塞電極的直徑在大約幾百nm至幾//m範圍内。 9. 如申請專利範圍第7項所述之晶片堆疊封裝，其中 所述能源供給貫穿插塞電極及所述接地貫穿插塞電極各由 銅所形成，所述信號傳遞貫穿插塞電極由利用雜質摻雜的 多晶矽來形成。 10·如申請專利範圍第6項所述之晶片堆疊封裝，其中 所述晶片形成在晶圓上且所述晶片堆疊在晶圓級處，從而 包括晶圓堆疊封裝。 11.如申δ青專利範圍弟6項所述之晶片堆疊封裝，其中 所述晶片形成在布線襯底上’外部輸入/輸出(I/O)端子形成 在所述布線襯底的底面上。 24 200919670 12.—種晶片堆疊封裝，包括： 而堆疊在布線襯 多個晶片，利用膠黏層作爲居間媒介 底上；以及 貫穿插塞電極’穿過晶片而形成，以如 从相互電性聯接所 述晶片及所述布線襯底， Γ 其中所述貫穿插塞電極包括能源供給貫穿插宸電極 接地貫穿插塞電極及信號傳遞貫穿插塞電極中之二者]复 中各所述此源供給貫穿插塞電極及所述接地貫穿插塞電j亟 的橫截面尺寸大於信號傳遞貫穿插塞電極的橫截面又寸: 其中所述能源供給貫穿插塞電極及所述接地貫穿插塞電極 各由某種材料形成，所述材料具有比用於形成所述信號傳 遞貫穿插塞電極的材料的所述電阻系數低的電阻系數。 13.如申請專利範圍第12項所述之晶片堆疊封裝，其 中所述能源供給貫穿插塞電極及所述接地貫穿插塞電極各 由銅形成’其中所述信號傳遞貫穿插塞電極由利用雜質摻 雜的多晶石夕形成。 U 14.如申請專利範圍第12項所述之晶片堆疊封裝，其 中所述晶片形成在晶圓上，且所述晶片堆疊在晶圓級處， 從而包括晶圓堆疊封裝。 15.如申請專利範圍第π項所述之晶片堆疊封裝，其 中所述晶片形成在布線襯底上，且外部輸入/輸出(I/O)端子 形成在所述布線襯底的底面上。 16·如申請專利範圍第12項所述之晶片堆疊封裝，更 包栝： 25 200919670 至少兩個能源供給貫穿插塞電極，形成在所述晶片堆 疊封裝的中心部份中並相互相鄰設置，所述至少兩個能源 供給貫穿插塞電極構造成向所述晶片堆疊封裝供給能源； 至少兩個接地貫穿插塞電極，形成在所述晶片堆疊封 裝的戶斤述中、。[5伤中並设置成相互相鄰及與戶斤述至少兩個 能源供給貫穿插塞電極相鄰，所述至少 電極構造成將所述晶片堆疊封裝接地；以及接地貝牙插基 至少兩個信號傳遞貫穿插塞電極，形成在所述晶片堆 疊封裝的所述中心部份中並設置成相互相鄰及與所述至少 ^接地貫穿插塞電極相鄰’所述至少兩個信號傳遞貫穿 插塞电極構造成將電氣信號傳送至所述晶片堆疊封裝。、 Π.如㈣專概㈣16韻叙晶 農 令所述至少兩個信號傳遞貫穿插塞電極設置成抑=至: 鄰，其中所述至少兩咖 仏、貝牙插塞電極及所述至少兩個接地貫穿插 至幾十卿範圍内，其中 _ = 百-至幾，: 令所述至少兩個能‘給曰:疊輯’其 各由銅形成’其中所述至少兩:二::ί 貝牙插塞電極由利用雜質摻雜的多晶石夕形成。號傳遞 19.如申請專利範圍第丨 包括： 固弟12項所迷之晶片堆疊封裝，更 至少兩個能源供給貫_塞電極，形成在所述晶片堆 26 200919670 疊封裝的至少兩邊緣的近旁中，所述至少兩個能源供 穿插塞電極構造成向所述晶騎疊封储給能源；、 至少兩憾地貫穿插塞電極，形成在所述晶片堆疊 «所述至少兩邊緣的所述近旁中，所述至少兩個接 穿插塞電極構造成將所述晶片堆疊封農接地；以及 、 i少兩健麟遞貫穿插塞電極，形成在所述晶 #封裝的所述至少兩邊緣的所述近旁中，所述至少兩個信 〇 雜遞貫穿減電極構造成將電氣錢傳送輯述晶片^ 疊封裝。 20·如申請專利範圍第19項所述之晶片堆疊封裝，其 中所述至少兩個信號傳遞貫穿插塞電極設置成盥⑷所^ 至少兩個能源供給貫穿插塞電極及(b)所述 ^穿插塞電極中之—者相鄰，其中所述至少兩個能源= 貝穿插塞電極及所述至少兩個接地貫穿插塞電極的直护 c幾袖範圍内，其中所述至少兩個信號傳：貫 冑插塞電極的直徑在大約幾百nm至幾卿範圍内，其中所 ϋ 述至少兩個能源供給貫穿插塞電極及崎至少兩個^地貫 穿，塞電極各由銅形成’其中所述至少兩個信號傳遞貫穿 插基電極由利用雜質掺雜的多晶矽形成。 27
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI406341B (zh) * 2010-10-08 2013-08-21 Powertech Technology Inc 晶片堆疊封裝構造之開蓋方法
TWI601140B (zh) * 2009-06-15 2017-10-01 美光科技公司 使用新興非揮發性記憶體元件及快閃記憶體

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100959606B1 (ko) * 2008-03-12 2010-05-27 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
KR20100048610A (ko) * 2008-10-31 2010-05-11 삼성전자주식회사 반도체 패키지 및 그 형성 방법
US8552563B2 (en) * 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
US8664748B2 (en) * 2009-08-17 2014-03-04 Mosaid Technologies Incorporated Package-level integrated circuit connection without top metal pads or bonding wire
KR101078740B1 (ko) * 2009-12-31 2011-11-02 주식회사 하이닉스반도체 스택 패키지 및 그의 제조방법
KR20120019882A (ko) * 2010-08-27 2012-03-07 주식회사 하이닉스반도체 반도체 집적회로
KR101709635B1 (ko) * 2010-10-14 2017-02-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101985236B1 (ko) * 2012-07-10 2019-06-03 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
KR102243287B1 (ko) * 2014-10-15 2021-04-23 삼성전자주식회사 반도체 패키지 및 그 제조 방법
CN107305861B (zh) * 2016-04-25 2019-09-03 晟碟信息科技（上海）有限公司 半导体装置及其制造方法
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US10354987B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10354980B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
EP3807927A4 (en) 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. TSV AS A HIDEPAD
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
US5682062A (en) * 1995-06-05 1997-10-28 Harris Corporation System for interconnecting stacked integrated circuits
US5807783A (en) * 1996-10-07 1998-09-15 Harris Corporation Surface mount die by handle replacement
JP2000114450A (ja) * 1998-09-29 2000-04-21 Ando Electric Co Ltd Ｉｃパッケージ
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
JP2004134679A (ja) 2002-10-11 2004-04-30 Dainippon Printing Co Ltd コア基板とその製造方法、および多層配線基板
JP3908146B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
KR100541393B1 (ko) * 2003-04-26 2006-01-10 삼성전자주식회사 멀티칩 ｂｇａ 패키지
JP3646720B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3646719B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
KR20040110658A (ko) * 2003-06-20 2004-12-31 삼성전자주식회사 반도체 제조방법
JP2006173378A (ja) 2004-12-16 2006-06-29 Dainippon Screen Mfg Co Ltd 基板処理装置及び基板処理方法
JP4504798B2 (ja) 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
US8264086B2 (en) * 2005-12-05 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure with improved reliability
JP4415984B2 (ja) * 2006-12-06 2010-02-17 ソニー株式会社 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI601140B (zh) * 2009-06-15 2017-10-01 美光科技公司 使用新興非揮發性記憶體元件及快閃記憶體
TWI406341B (zh) * 2010-10-08 2013-08-21 Powertech Technology Inc 晶片堆疊封裝構造之開蓋方法

Also Published As

Publication number Publication date
KR101494591B1 (ko) 2015-02-23
US8446016B2 (en) 2013-05-21
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US8039928B2 (en) 2011-10-18
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