TW200912601A - Processing device and clock control method - Google Patents

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200912601 九、發明說明 【發明所屬之技術領域】 本發明關於具有資料傳送用之多數介面的處理裝置及 時脈控制方法，特別關於I S 0 7 8 1 6規格之1 C卡等處理裝 置適用的有效技術。 【先前技術】 於附加外部端子之I C卡規格之I S 0 7 8 1 6，在依據 IS07816-2規格之具有外部端子的處理裝置中，除 I S Ο 7 8 1 6 - 3規格之資料傳送以外，亦可進行I S Ο 7 8 1 6 -1 2 規格之 USB ( Universal Serial Bus)傳送。其中， IS 078 1 6- 1 2並非外部終端對處理裝置供給時脈之規格， 因此欲進行IS 07 8 1 6-1 2規格之USB傳送時，原則上需要 使用處理裝置內部產生之時脈而使處理裝置動作。 另外，於I S ◦ 7 8 1 6 - 3規格之資料傳送中，關於外部終 端與處理裝置間之資料傳送使用之時脈規格雖被界定，但 是處理裝置內部使用之時脈規格並未被界定。因此，利用 處理裝置內部產生之時脈時，需要使振盪器或PLL等之 模組動作’和僅利用外部終端供給之時脈而動作之情況比 較’消費電力變大’因此利用外部終端供給之時脈而動作 之情況存在。 【發明內容】 (發明所欲解決之課題） -5- 200912601 IS078 16-3規格之資料傳送與IS0781 6-12規格之 USB傳送，彼等使用之外部端子未重複，因而可以同時進 行。例如於 IS078 1 6-3規格之資料傳送中，欲設定 IS078 16-1 2規格之USB傳送爲活化狀態時需切換處理裝 置使用之時脈由外部時脈變爲內部時脈。但是，處理裝置 之動作中切換時脈時，因爲雜訊等之影響有可能導致處理 裝置內之CPU等之誤動作。 本發明目的在於提供一種處理裝置及其之時脈控制方 法，該處理裝置具有：同步於外部時脈而進行資料傳送的 介面，及不利用外部時脈而使用內部時脈進行資料傳送的 介面，特別是具有I S 0 7 8 1 6之規格規格的外部端子，具有 IS07816-3與IS0781 6-12規格的介面之處理裝置中，可 以對應於和外部終端間進行資料傳送使用之介面，來切換 處理裝置利用之時脈者。 (用以解決課題的手段） 本發明之代表性槪要簡單說明如下。 本發明之處理裝置及時脈控制方法’係具有：同步於 外部終端供給之外部時脈而進行和上述外部終端間之資料 傳送的第1介面及其控制電路；時脈產生電路，用於產生 時脈；使用上述時脈產生電路產生之內部時脈進行和上述 外部終端間之資料傳送的第2介面及其控制電路；具有： 時脈控制電路，其對應於該處理裝置進行和上述外部終端 間之資料傳送所使用的上述第1與第2之中任一介面，使 -6- 200912601 該處理裝置內之CPU及其他模組所利用的系統時脈，在 上述外部時脈與上述內部時脈之間進行切換；使上述系統 時脈在上述外部時脈與上述內部時脈之間進行切換時，係 ax疋上述CPU爲睡眠狀態之後’藉由上述時脈控制電路 進行切換’切換完了後解除上述CPu之睡眠狀態而使再 度開始動作。 【實施方式】 以下參照圖面說明本發明實施形態。以下實施形態說 明之圖中’同一部分原則上附加同一符號並省略重複說明 (第1實施形態） 說明本發明第i實施形態之處理裝置。圖1爲本實施 形態之處理裝置內部構成之例。圖2爲本實施形態之處理 裝置之外部端子之配置例。 於圖1，處理裝置100，作爲IS07816相容之外部介 面而具有：EX — CLK110，EX_RESET111，UART_I/0112, D+113’ D-114，Vccll5，GND116。另外具有：內部振盪 器120 ’時脈控制電路130，CPU141，UART控制電路 142 ’及USB控制電路143。 處理裝置1 0 0，主要相當於IC卡晶片或附加安全功 能之記憶卡，但只要具有多數資料傳送介面之裝置即可， 不限定於此。不限定於1個晶片，而依據各電路或各電路 200912601 之集合而以各個晶片構成亦可。 EX — CLK1 1 0爲外部介面’在外部終端對處理裝置ι〇〇 進行IS078 16規格之處理時用於輸入必要之時脈信號，於 IS07816被分配爲圖 2之 C3端子 2 03。以下稱經由 EX —CLK110被供給之時脈爲外部時脈。EX_RESET1 1 1爲 外部介面，用於由外部終端對處理裝置1 0 0輸入重置信號 ，於IS07816被分配爲圖2之C2端子202。以下稱經由 EX — CLK1 10之重置爲外部重置。 UART_I/〇112爲外部介面，在外部終端與處理裝置 100 之間，用於接收 / 傳送 APDU( Application Protocol Data Unit)，於 IS07816 被分配爲 C7 端子 207。D+113 及D-114，係於IS07816-12規格之USB傳送中，在外部 終端與處理裝置1 00之間用於傳送指令或資料，D+ 1 1 3於 IS07816被分配爲C4端子204，D-114於IS07816被分配 爲C8端子208。

Vccl 15爲外部介面，用於取得對處理裝置100之輸 入電壓，於IS07816被分配爲C1端子201。GND1 16爲 對處理裝置100之接地線，於IS07816被分配爲C5端子 205。又，於進行IS 078 1 6-3規格之資料傳送與IS 078 1 6-1 2規格之U S B傳送中，那一外部端子被分配爲那一外部 介面，只要該分配明確即不影響本實施形態中之處理裝置 1 〇 〇及時脈控制方法之本質。 UART控制電路 142，係實現IS 078 1 6-3規格之 APDU傳送的電路。以下稱和外部時脈同步進行IS07816_ 200912601 3規格之APDU傳送的介面爲IS07816介面。USB控制電 路143，係實現IS07816-12規格之USB規格之資料傳送 的電路。以下稱進行is 07 8 1 6- 1 2規格之USB規格之資料 傳送的介面爲USB介面。又，以下亦有總稱UART控制 電路142與USB控制電路143爲介面控制電路。 各介面控制電路之功能亦可安裝成爲藉由CPU1 41進 行。但是獨自具有各介面控制電路，使彼等動作之電力和 C PU 1 4 1動作之電力可以獨立控制，資料傳送時選擇任一 介面時，可以停止對另一方介面控制電路之電力供給，可 減低處理裝置1〇〇之消費電力。 U S B介面之資料傳送時亦可利用外部時脈，但其動作 頻率爲低速之4MHz程度，因此不適用於處理大容量資料 之USB介面之資料傳送。另外，USB介面之處理中繼續 由外部端子供給外部時脈之保證亦不存在。 本實施形態之處理裝置100之構成爲，設置內部振盪 器120作爲時脈產生電路，USB介面之處理時使用內部振 盪器1 20產生之時脈。內部振盪器1 20，不限定於處理裝 置1 00之內部，亦可由處理裝置1 00外部加以連接。以下 稱內部振盪器120產生之時脈爲內部時脈。 圖3爲處理裝置100之具有IS07816介面及USB介 面的1C卡之初期動作流程之一例。首先，電壓投入前， 於步驟3 00設定EX_CLK1 10爲L (低）位準狀態，設定 EX_RESET1 1 1 爲 L 位準狀態，設定 UART_I/0 1 1 2 爲 Η ( 高）位準狀態，設定D+ 1 1 3爲Η位準狀態，設定D-1 1 4 -9- 200912601 爲Η位準狀態。電壓投入後，到達規格之動作電壓後， 判斷D + 1 13與D-1 14是否至少10ms之間爲L位準狀態（ 步驟3 0 1 )。僅在滿足步驟3 0 1之判斷條件時進行以下之 USB介面活化順序。 於USB介面活化順序，首先，處理裝置1〇〇，在USB 介面對應於USB規格之全速（Full Speed)或高速（High Speed )時設定D+l 13爲Η位準狀態，僅於對應於低速（ Low Speed )時設定D-l 1 4爲Η位準狀態（步驟3 02 )。 之後，藉由D+1 13或D-1 14成爲Η位準狀態，連接於處 理裝置100之外部端子檢測出具有USB介面之處理裝置 1〇〇被連接，而將成爲Η位準狀態之D + 113或D-114設 定爲L位準狀態（步驟303 )。 僅於步驟301〜步驟3 03之各處理正常進行時，USB 介面被設爲活化狀態，處理裝置1〇〇作爲以USB介面進 行資料傳送的裝置而動作。步驟301〜步驟3 03之各處理 未正常進行時，判斷是否由外部裝置經由EX_CLK1 10被 供給動作頻率約4MHz之外部時脈（步驟3 1 1 )。被供給 外部時脈時進行以下之IS 078 16介面活化順序。 於IS078 1 6介面活化順序，首先，在外部時脈被供給 起之400時脈之間，外部終端設定EX —RES ET1 1 1爲Η位 準狀態（步驟3 12 )。之後，在EX —RESET1 1 1成爲Η位 準狀態起之40,000時脈之間，處理裝置100經由 UART_I/0 1 1 2 將 ATR ( Answer To Reset )輸出至外部終 端（步驟3 1 3 )。 -10- 200912601 僅於步驟3 1 1〜步驟3 1 3之各處理正常進行時， IS Ο 7 8 1 6介面被設爲活化狀態，處理裝置〗〇 〇作爲以 ISO 78 16介面進行資料傳送的裝置而動作。步驟301〜步 驟303之各處理及步驟311〜步驟313之各處理未正常進 行時’處理裝置100等待D+113與D-114成爲至少l〇ms 之L位準狀態（步驟3 0 1 )，或經由EX_C LK 1 1 0被供給 外部時脈（步驟311)之任一條件之成立。 欲進行上述各介面之活化順序處理時，如圖1所示， 處理裝置100爲具有時脈控制電路130之構成。時脈控制 電路1 3 0，係對應於處理裝置1 〇 〇進行和外部終端間之資 料傳送所使用之介面，而選擇供給至C P U 1 4 1或各介面控 制電路等之時脈或重置的模組。以下稱供給至CPU 1 4 1或 各介面控制電路等之時脈爲系統時脈。 圖4爲本實施形態之時脈控制電路1 3 0包含之模組構 成之例。時脈控制電路130具有：時脈切換電路410，重 置控制電路420，及USB檢測電路43 0。時脈切換電路 410，係由經由EX_CLK1 10而由外部終端被供給之外部時 脈4 1 1，及內部振盪器1 20產生之內部時脈4 1 2，而選擇 供給至CPU 1 4 1或各介面控制電路等之系統時脈4 1 3的模 組。 時脈切換電路4 1 0，係將外部時脈檢測信號4 1 4及內 部時脈起動信號4 1 5供給至重置控制電路420。其中，外 部時脈檢測信號414爲，檢測出經由EX_CLK 110被供給 外部時脈4 1 1時設爲Η位準狀態的信號。內部時脈起動 -11 - 200912601 信號415爲，將內部振盪器12〇產生之內部時脈412 至CPU 1 4 1或各介面控制電路時設爲Η位準狀態的信 另外’時脈切換電路410之構成爲，由CPU141 睡眠信號4 1 6 ’或對CPU 1 4 1或其他模組輸出時脈切 號4 1 7，彼等信號如後述說明。 重置控制電路420，係對供給至CPU141或各介 制電路等之重置加以控制的模組。重置控制電路4 2 0 之重置有例如系統重置422，UART重置42 3，USB 424。系統重置422，係對處理裝置1 〇〇內全部模組 重置之信號。UART重置423，係僅對經由IS078 1 6 被傳送之資料處理必要的模組供給重置之信號。USB 424，係僅對經由USB介面被傳送之資料處理必要的 供給重置之信號。 USB檢測電路430，係用於監控D+113與D-114 號線狀態，檢測出D + 1 13與D-1 14之雙方信號線 10ms間之L位準狀態時，設定USB檢測信號431爲 準狀態的模組。USB檢測信號431爲通知對CPU1 41 他模組藉由USB介面傳送資料的信號。 內部振盪器120，在USB檢測信號431成爲Η 時開始時脈的產生。但是時脈需等待其振盪穩定後始 給至CPU 1 4 1等。通常可由振盪器規格知曉時脈穩定 之時間，因此使用依該時間作成之專用硬體計時器等 待其振盪之穩定，穩定後供給至CPU1 41等。該計時 於時脈切換電路4 1 0或內部振盪器1 2 0內。 供給 號。 輸入 換信 面控 供給 重置 供給 介面 重置 模組 之信 至少 Η位 或其 位準 能供 爲止 來等 器可 -12- 200912601 以下說明本實施形態之處理裝置100之USB介面之 活化方法及IS 078 1 6介面之活化方法。圖5爲本實施形態 之處理裝置100中之USB介面之活化順序及IS078 1 6介 面之活化順序之例之流程。圖6爲本實施形態之處理裝置 中之U S B介面之活化順序之時序圖之例。圖7爲本實施 形態之處理裝置100中之IS078 16介面之活化順序之時序 圖之例。 首先，於圖6、7，電壓投入前，分別設定 EX_CLK1 1 0爲L位準狀態，設定EX_RESET1 1 1爲L位準 狀態，設定UART_I/〇 1 1 2爲Η位準狀態，設定D+ 1 1 3爲 Η位準狀態，設定D-1 14爲Η位準狀態（時序610、時序 710 )。圖5之電壓投入後（步驟501 )，USB檢測電路 43 0檢測出D+1 13與D-1 14至少10ms之間之L位準狀態 時（步驟5 02 )，開始USB介面活化順序。此時USB檢 測電路43 0設定USB檢測信號43 1爲Η位準狀態（時序 620 )。 USB檢測電路43 0，係利用和內部振盪器120不同之 振盪器產生之時脈而動作。但是爲減低消費電力而將其動 作頻率設爲約數Μ Η z。又，該時脈亦可爲內部振盪器1 2 0 產生之時脈。但是此情況下，電壓投入時需起動內部振盪 器 120。 內部振盪器1 20，在檢測出USB檢測信號43 1成爲Η 位準時產生內部時脈412(步驟511，時序620 )。之後 ，利用內部振盪器1 20內之計時器等待內部時脈4 1 2之振 -13- 200912601 盪穩定。穩定後，經由由時脈切換電路410對CPU141或 各介面控制電路等供給內部時脈4 1 2作爲系統時脈4 1 3 ( 步驟5 1 2 )。此時，時脈切換電路4 1 0設定內部時脈起動 信號4 1 5爲Η位準狀態（時序63 0 )。又，於UART控制 電路1 4 2可以不被供給內部時脈4 1 2。 之後，重置控制電路420，在確認USB檢測信號43 1 成爲Η位準、且內部時脈起動信號415爲Η位準之後， 設定系統重置422爲Η位準狀態（步驟513，時序640 ) 。又，不是系統重置422而設定USB重置424爲Η位準 狀態亦可。 系統重置422成爲Η位準狀態之後，USB控制電路 143，在處理裝置1〇〇對應於全速或高速時設定D + 113爲 Η位準狀態，僅於對應於低速時設定D-1 1 4爲Η位準狀態 (步驟514，時序650 )。又，以下說明中本實施形態之 處理裝置100設爲對應於高速者。 亦可取代USB控制電路143，而以專用硬體設定 D+113或D-114成爲Η位準狀態。使用專用硬體時，無 內部時脈4 1 2之供給亦可動作，可減低處理裝置1 〇 〇全體 之消費電力，因此內部時脈4 1 2之產生、供給（步驟5 1 1 、5 1 2 )或重置處理（步驟5 1 3 )，較好是在儘可能較慢 時序之步驟5 1 5之後進行。 藉由D+1 13之成爲Η位準，外部終端檢測出具有 USB介面之處理裝置100被連接，而將成爲η位準之 D+1 1 3設定爲L位準狀態（步驟5 1 5，時序660 )。僅於 •14- 200912601 上述處理被正常進行時’ u S B介面被設爲活化狀態’處理 裝置100可作爲以USB介面進行資料傳送之裝置而動作 〇 於步驟5 0 2，U S B檢測電路4 3 0未檢測出D + 1 1 3與 D-1 14成爲10ms間之L位準狀態，於步驟521，時脈切 換電路4 1 0檢測出經由EX_CLK 1 10被供給外部時脈4 1 1 時，開始IS Ο 7 8 1 6介面之活化順序。此時，時脈切換電路 4 1 0確認USB檢測信號43 1成爲L位準之後以外部時脈 4 1 1作爲系統時脈4 1 3而供給，設定外部時脈檢測信號 414爲Η位準狀態（時序720 )。 之後，重置控制電路420，在外部時脈檢測信號414 成爲Η位準起之400時脈以內檢測出經由EX_RESET1 1 1 之外部重置42 1成爲Η位準狀態之後，設定系統重置422 爲Η位準狀態（步驟5 2 2，時序7 3 0 )。又，不是系統重 置422而設定UART重置423爲Η位準狀態亦可。又， 對I S Ο 7 8 1 6介面活化順序之移行，不利用外部時脈4 1 1之 檢測，而利用外部重置42 1成爲Η位準之檢測亦可。 系統重置422成爲Η位準之後，UART控制電路M2 ，係於 40,000時脈以內經由 UART — I/0112將 ATR ( Answer T o Re s e t )傳送至外部終端（步驟5 2 3，時序7 4 0 )。僅於上述處理被正常進行時，IS07816介面被設爲活 化狀態，處理裝置100可作爲以IS078 1 6介面進行資料傳 送之裝置而動作。又，IS078 1 6介面被設爲活化狀態時， 對U S B控制電路1 4 3亦可不供給外部時脈4 1 1。 -15- 200912601 上述處理，除時脈控制電路13 0以外，藉由利用 UART控制電路142或USB控制電路143，可以全以硬體 進行，但以下係使用搭載於CPU141內藏之ROM等的韌 體，而進行USB介面及IS07816介面之活化方法之例。 圖15爲本實施形態之處理裝置100中之USB介面及 IS078 16介面之活化時使用之暫存器構成之例之一部分。 圖 16爲本實施形態之處理裝置 100中使用韌體（ firmware)之USB介面之活化順序及IS078 1 6介面之活 化順序之例之流程圖。 於圖 15，CLK_SELECT1501爲，表示系統時脈 413 之供給源的位元。例如時表示供給源爲外部時脈41 1 ，“ 1”時表示供給源爲內部時脈4 1 2。 RESET_SELECT 1 5 02爲，表示外部重置 421之有效/無 效的位元。例如時表示外部重置421爲無效，“1”時表 示有效。MODE —SELECT 1 503爲，表示可能使用之介面的 位元。例如“01”時表示IS078 1 6介面可被使用，“10”時表 示USB介面可被使用，“11”時表示雙方之介面可被使用 〇 DPPU1511，例如設爲“1”時係表示提升D+113或D· 1 14的位元。USB_DETECT1 5 12爲，在USB檢測電路430 檢測出D + 1 13與D-1 14爲至少10ms間之L位準狀態時被 設爲“1”的位元。USB —MODET1513爲，表示USB介面之 速度的位元。例如時表示低速，“1”時表示全速。 D P 1 5 2 1爲表不D + 1 1 3之狀態的位元。例如“ ”時表示 -16- 200912601 D+113爲L位準，“1”時表示Η位準。DM1522爲表示ϋ-ΐ 1 4 之狀態 的位元 。例如 “〇”時表示 d- 1 14 爲 L 位準， “ 1 ” 時表示Η位準。 於圖16，電壓投入前，CLK_SELECT1501被設爲“0” ’ RESET_SELECT 1 5 02 被設爲 ‘‘1 ”，MODE_SELECT 1 5 03 被設爲“01”。又，DPPU15 1 1被設爲“0”， USB_DETECT1512 被設爲 “0”（步驟 1 600 )。又， USB_MODET15 13、DP1521、DM1522，係依處理裝置 1 〇〇 之規格被設爲不同値，於本實施形態之處理裝置1 〇〇全部 被設爲“ 1 ”。 電壓投入後，對CPUMl產生重置中斷時（步驟丨6〇1 )，韌體係於重置中斷函數內確認MODE一SELECT1 503之 値（步驟1 602 )。又，MODE_SELECTl 503之値爲重置控 制電路420所設定者。MODE —SELECT 1 503之値爲“1〇”時 ，韌體設定DPPU151 1爲“1”，設定D+1 13爲Η位準狀態 (步驟1611)。之後，軔體監控DP1521之値是否爲“〇，， (步驟1612 )，成爲“0”時，處理裝置1〇〇以USB介面動 作。 又，D + 1 1 3成爲L位準狀態時，U S B檢測電路4 3 0或 USB控制電路143對CPU141產生中斷亦可。僅於上述處 理被正常進行時，USB介面被設爲活化狀態，處理裝置 1 00可作爲以USB介面進行資料傳送之裝置而動作。 又，於步驟1602，MODE — SELECT1 503之値爲“〇丨時 ，韌體在40,000時脈以內，在重置中斷函數內經由 -17- 200912601 UART I/01 12 將 ATR ( Answer To Reset )傳送至外部終 端（步驟1621)。僅於上述處理被正常進行時，IS07816 介面被設爲活化狀態，處理裝置1〇〇可作爲以IS 07 816介 面進行資料傳送之裝置而動作。 藉由上述處理，於 1個處理裝置 100，可設定 IS078 1 6介面及USB介面爲活化狀態，可對應於多數介 面之資料傳送。其中，如圖2所示，IS07816介面之資料 傳送使用的外部端子，和USB介面之資料傳送使用的外 部端子不重複，因此物理上可同時使用雙方之介面。 但是上述初期動作時之處理結果，處理裝置1 0 0以 IS078 16介面動作時係以外部時脈411動作，以USB介 面動作時係以內部時脈4 1 2動作，因此同時使用雙方之介 面時需將系統時脈4 1 3統合爲外部時脈4 1 1或內部時脈 4 1 2之中之任一。 如上述說明，U S B介面之資料傳送時亦可利用外部時 脈41 1，但其動作頻率爲低速之約4MHz，因此不適合處 理大容量資料的USB介面之資料傳送。於本實施形態之 處理裝置1〇〇，使用雙方之介面時，設爲使用內部時脈 4 1 2作爲系統時脈4 1 3而動作。但是，外部時脈4 1 1爲高 速時，亦可構成爲使用外部時脈4 1 1作爲系統時脈4 1 3。 處理裝置100以IS07816介面動作之中欲設定USB 介面爲活化狀態時，需要使系統時脈4 1 3由外部時脈4 1 1 切換爲內部時脈4 1 2。但是，處理裝置1 0 0之動作中由外 部時脈4 1 1切換爲內部時脈4 1 2時，切換時會產生雜訊， -18- 200912601 CPU141有可倉g產生誤動作之問題。 因此，本實施形態之處理裝置1 〇 〇中，如圖4所示， 時脈控制電路1 3 0構成爲具有：睡眠信號4 1 6及時脈切換 信號417。睡眠信號416爲，CPU141移行至睡眠狀態時 設定爲Η位準狀態的信號，時脈切換信號417爲，時脈 切換電路4 1 0將系統時脈4 1 3由外部時脈4 1 1切換爲內部 時脈4 1 2時被設定爲Η位準狀態的信號。 以下說明於本實施形態之處理裝置1 〇〇，以USB介面 動作中進行I S Ο 7 8 1 6介面活化之方法，以及以I S Ο 7 8 1 6 介面動作中進行USB介面活化之方法。 圖8爲本實施形態之處理裝置100之中，以USB介 面動作中之IS Ο 7 8 1 6介面之活化順序，以及以IS Ο 7 8 1 6 介面動作中之USB介面之活化順序之例之流程。圖9爲 本實施形態之處理裝置1〇〇之中，以USB介面動作中之 IS 〇78 16介面之活化順序之時序圖之例。圖10爲本實施 形態之處理裝置100之中，以IS07816介面動作中之 USB介面之活化順序之時序圖之例。 首先，處理裝置100以USB介面動作時，時脈切換 電路410檢測出經由EX_CLK1 10被供給外部時脈41 1時 (步驟8 0 1 )，開始I S Ο 7 8 1 6介面之活化順序。此時，時 脈切換電路4 1 0設定外部時脈檢測信號4 1 4爲Η位準狀 態（時序9 1 0 )。 此時，時脈切換電路4 1 0對UART控制電路1 42供給 內部時脈412。但是，於UART控制電路142內存在經由 -19- 200912601 UART_I/0112和外部終端進行資料傳送的的模組，彼等 模組須以外部時脈4 1 1動作，因此時脈切換電路4丨〇僅對 彼等模組供給外部時脈4 1 1。 重置控制電路420，在外部時脈檢測信號4 1 4成爲Η 位準起之400時脈以內，檢測出經由EX_RESET1 1 1之外 部重置421成爲Η位準狀態之後（步驟8〇2 )，設定 UART重置423爲Η位準狀態（時序920 ) 。UART重置 423成爲Η位準之後，UART控制電路142，係於40000 時脈以內經由 UART —1/0112 將 ATR( Answer To Reset) 傳送至外部終端（步驟 8 0 3，時序9 3 0 )。又，不設定 UART重置423而設定系統重置422爲Η位準狀態亦可。 僅於上述處理被正常進行時，在USB介面之動作中 IS 07816介面被設爲活化狀態，處理裝置1〇〇可同時使用 USB介面與IS07816介面之雙方而動作。 處理裝置100以IS07816介面動作時，USB檢測電 路43 0檢測出D+1 13與D-1 14至少l〇ms之間之L位準狀 態時（步驟81 1 )，開始USB介面活化順序。此時USB 檢測電路43 0設定USB檢測信號43 1爲Η位準狀態（時 序 1010 )。 內部振盪器120，在檢測出USB檢測信號431成爲Η 位準時產生內部時脈4 1 2 (步驟8 1 2，時序1 0 1 0 )。之後 ，時脈切換電路4 1 0，在內部時脈4 1 2之振盪穩定後，設 定內部時脈起動信號4 1 5爲Η位準狀態，又，確認外部 時脈4 1 1及內部時脈4 1 2雙方被供給之後，設定時脈切換 -20- 200912601 信號41 7爲Η位準狀態，（時序1 020 )。又，重置控制 電路420，在確認內部時脈起動信號4 1 5爲Η位準之後， 設定USB重置424爲Η位準狀態（時序1 020 )。又，設 定USB重置424爲Η位準狀態之時序，可於後述之時序 1 〇 4 0之後。 CPU141，在檢測出時脈切換信號417成爲Η位準時 ，進行移行至睡眠狀態之必要處理（暫存器設定、或現在 狀態之保存等）及U S Β介面處理相關之重置處理。必要 之處理結束後設定睡眠信號4 1 6爲Η位準狀態，移行至 睡眠狀態（步驟8 1 3、時序1 0 3 0 )。 時脈切換電路4 1 0，在檢測出睡眠信號4 1 6成爲Η位 準時，將系統時脈4 1 3由外部時脈4 1 1切換爲內部時脈 4 1 2 (步驟8 1 4，時序1 040 )。切換系統時脈4 1 3之後， 對CPU141傳送中斷信號，再度開始CPU141之動作（步 驟8 1 5 )。此時，時脈切換電路4 1 0設定時脈切換信號 417及睡眠信號416成爲L位準（時序1040)。 CPU141之動作再度開始後，USB控制電路143設定 D + 1 1 3爲Η位準狀態（步驟8 1 6，時序1 0 5 0 )。又，亦可 取代USB控制電路143，而以專用硬體設定D+1 13成爲 Η位準狀態。又，設定USB重置424爲Η位準狀態之時 序不是時序1020，而爲時序1040之後時，在USB重置 424成爲Η位準狀態之後，USB控制電路143設定D + 1 13 爲Η位準狀態亦可。 藉由D+ 1 1 3之成爲Η位準，外部終端檢測出具有 -21 - 200912601 USB介面之處理裝置10 0被連接，而將成爲Η位 D + 1 1 3設定爲L位準狀態（步驟8 1 7，時序1 0 6 0 )。 僅於上述處理被正常進行時，IS078 1 6介面之動 USB介面被設爲活化狀態，處理裝置100可同時使用 介面與IS07816介面之雙方而動作。 又，本實施形態之處理裝置1 0 0中，同時使用雙 面時，系統時脈4 1 3係使用內部時脈4 1 2，但系統 413使用外部時脈41 1時，上述CPU141之睡眠狀態 行、時脈切換處理、CPU 141之動作再度開始之一連 理（步驟 8 1 3〜步驟 8 1 5 )，係於U S B介面動作中 I S Ο 7 8 1 6介面被設爲活化狀態處理中被進行。 上述處理，除時脈控制電路13 0以外，藉由 UART控制電路1 42或USB控制電路143，可以全以 進行。但以下說明使用搭載於CPU1 41內藏之ROM 韌體，於USB介面動作中進行IS07816介面之活化 ，以及於IS〇7816介面動作中進行USB介面之活化 之例。 圖17爲本實施形態之處理裝置100之中，使用 之 USB介面動作中之IS07816介面之活化順序 IS〇7816介面動作中之USB介面之活化順序之例之 〇 於圖17，處理裝置100以USB介面動作時， CLK_SELECT1 50 1 被設爲 ‘‘1，，，R E S E T_ S E L E C T 1 5 0 2 爲 “0，，，MODE—SELECT 1 5 03 被設爲 “10”， 準之 作中 USB 方介 時脈 之移 串處 、在 利用 硬體 等的 方法 方法 韌體 ，及 流程 被設 -22- 200912601 USB_DETECT1512 被設爲 “1”（步驟 1 700 )。 時脈控制電路130或UART控制電路142檢測出 IS078 16介面活化順序之開始及外部重置421成爲Η位準 時，對CPU141產生UART中斷（步驟1701)。此時，時 脈控制電路130設定MODE —S ELEC Τ1 5 03爲“11”。檢測出 UART中斷時，韌體係於40000時脈以內，於UART中斷 函數內經由UART J/01 12將ART傳送（步驟1702)。 ART傳送之後設定MODE — SELECT 1 503爲“1 1”亦可。 僅於上述處理被正常進行時，在USB介面之動作中 IS078 1 6介面被設爲活化狀態，處理裝置100可同時使用 USB介面與IS 078 1 6介面之雙方而動作。 處理裝置100以IS07816介面動作時， CLK_SELECT1 501 被設爲 “〇，，，RE S E T_ S E L E C T 1 5 0 2 被設 爲 “1，，，MODE_SELECT1503 被設爲 “01”， USB_DETECT1512 被設爲 “0”（步驟 1701)。 u S B檢測電路4 3 0或U S B控制電路1 4 3，在檢測出 D + 1 1 3及D -1 1 4至少爲1 0 m s之間之L位準狀態時，對 CPU14 1產生USB檢測中斷（步驟171 1 )。檢測出USB 檢測中斷時，韌體係於 USB檢測中斷函數內，設定 CLK_SELECT1 501爲“ 1 ”（步驟1 7 1 2 )，執行睡眠指令使 CPU 1 4 1移行至睡眠狀態（步驟1 7 1 3 ) 。U S B檢測信號 432成爲Η位準時，USB —DETECT15 12被設爲“1”，因此 不利用USB檢測中斷，而藉由韌體監控 USB_DETECT15 12之成爲T的方法亦可。 -23- 200912601 執行睡眠指令後睡眠信號4 1 6成爲Η位準， 換電路410將系統時脈413切換爲內部時脈4 CPU141傳送中斷信號，再度開始CPU141之動作 1714 ) 。CPU 141之動作再度開始後，韌f DPPU151 1爲“1”，設定D + 1 13爲Η位準狀態（步 )。之後，韌體監控USB_DETECT1512之値是否: 步驟1 7 1 6 )，爲“ 0 ”時以U S Β介面動作。又，D + 1 L位準狀態時對CPU1 41再度產生中斷亦可。 僅於上述處理被正常進行時，IS07816介面之 USB介面被設爲活化狀態，處理裝置1 〇〇可同時使 介面與IS07816介面之雙方而動作。 移行至睡眠狀態之間C P U 1 4 1之動作停止，因 作爲系統時脈4 1 3被供給之時脈系統切換中藉 CPU1 41爲睡眠狀態，可以不受雜訊影響而切換時 。另外，時脈系統切換中即使受到外部對時脈之攻 下，因爲CPU141之動作停止，因此，CPU141不 動作，可維持處理裝置1 00之抗雜訊性。 以下說明於本實施形態之處理裝置1 0 0，於雙 面動作中進行I S 0 7 8 1 6介面之非活化之方法，以及 之介面動作中進行U S B介面之非活化之方法。 圖11爲本實施形態之處理裝置100之中，雙 面動作中之I S Ο 7 8 1 6介面之非活化順序，以及雙方 動作中之USB介面之非活化順序之例之流程。圖 實施形態之處理裝置1 〇〇之中，雙方之介面動 時脈切 12，對 (步驟 曲 ΞΑ. a δ又疋 驟 1715 _“〇，，（ 1 3成爲 動作中 用USB 此，於 由設定 脈系統 擊情況 會有誤 方之介 於雙方 方之介 之介面 1 2爲本 作中之 -24- 200912601 IS07816介面之非活化順序之時序圖之例。圖13爲本實 施形態之處理裝置100之中，雙方之介面動作中之USB 介面之非活化順序之時序圖之例。 首先’處理裝置1 00以雙方之介面動作時，重置控制 電路420檢測出經由EX_RESET1 1 1之外部重置42 1成爲 Η位準狀態時（步驟iioi)，開始IS07816介面之非活 化順序。此時，重置控制電路420設定UART重置423爲 L位準狀態（時序1 2 1 0 )。檢測出外部重置42 1成爲L 位準狀態後，時脈切換電路 410將檢測出經由 EX_CLK1 10之外部時脈411之供給被停止（步驟1102) 。此時，設定外部時脈檢測信號4 1 4爲L位準狀態（時序 1220)。 上述處理被正常進行時，IS078 16介面被設爲非活化 狀態，處理裝置100僅以USB介面而動作。之後，時脈 控制電路1 3 0檢測出外部時脈4 1 1之供給，可以再度設定 IS 07816介面爲活化狀態。又，外部終端不設定外部重置 42 1爲L位準狀態而停止外部時脈4 1 1之供給時，雖和 IS078 1 6之規格相反，但可以設定IS078 1 6介面爲非活化 狀態，使處理裝置100僅以USB介面而動作。 處理裝置1 0 0以雙方之介面動作時，U S B檢測電路 4 3 0檢測出D + 1 1 3與D -1 1 4之信號線狀態爲停止狀態時（ 步驟1 1 1 1 )，開始U S B介面之非活化順序。此時u S B檢 測電路43 0設定USB檢測信號43 1爲L位準狀態（時序 1 3 1 0 )。停止狀態係指，3 m s以上之期間不進行和外部終 -25- 200912601 端間之資料傳送時’爲減少消費電力而使處理裝置i 0 0以 省電力模態動作之狀態。亦可取代u S Β檢測電路4 3 Ο，改 由USB控制電路143或專用硬體進行停止狀態之檢測。 CPU 1 4 1，在檢測出US B檢測信號4 3 1成爲L位準時 ，進行移行至睡眠狀態之必要處理（暫存器設定、或現在 狀態之保存等）。必要之處理結束後設定睡眠信號4 1 6爲 Η位準狀態，移行至睡眠狀態（步驟i丨12、時序1 320 ) 。時脈切換電路4 1 0，在檢測出睡眠信號4 1 6成爲Η位準 時，將系統時脈4 1 3由內部時脈4 1 2切換爲外部時脈4 1 1 (步驟1113，時序1330)。此時，內部時脈412可以停 止。又，亦可設定內部時脈起動信號4 1 5爲L位準狀態而 停止內部時脈4 1 2 (時序1 3 3 0 )。 切換系統時脈413之後，對CPU141傳送中斷信號， 以外部時脈4 1 1再度開始CPU 1 4 1之動作（步驟1 1 1 4，時 序1 3 4 0 )。又，於步驟1 1 1 1檢測出U S B介面成爲停止狀 態時，不將系統時脈4 1 3由內部時脈4 1 2切換爲外部時脈 4 Η，而直接以內部時脈4 1 2動作亦可。 上述處理被正常進行時，USB介面被設爲非活化狀態 ，處理裝置100僅以IS078 1 6介面動作。之後，USB檢 測電路43 0或CPU141檢測出D + l 1 3與D-1 14之信號線狀 態爲回復狀態時，可以再度設定u S B介面爲活化狀態。 上述處理，除時脈控制電路1 3 0以外’藉由利用 U ART控制電路1 42或U S B控制電路1 4 3，可以全以硬體 進行。但以下說明使用搭載於CPU141內藏之ROM等的 -26- 200912601 韌體，於雙方之介面動作中進行IS07816介面之非活化方 法，以及於雙方之介面動作中進行U S B介面之非活化方 法之例。 圖1 8爲本實施形態之處理裝置1〇〇之中，使用韌體 之雙方介面動作中之IS07816介面之非活化順序，及雙方 介面動作中之USB介面之非活化順序之例之流程。 於圖18，處理裝置100以雙方之介面動作時， CLK —SELECT1 501 被設爲 “ 1 ”，‘RE S E T_ S E L E C T 1 5 0 2 被設 爲 “0”，M〇DE_SELECT1503 被設爲 “11”， USB_DETECT1512 被設爲 “1”（步驟 1 800 )。 處理裝置100以雙方之介面動作時，IS07816介面之 非活化順序開始時（步驟1 80 1 )，韌體無須進行特別之 處理，因此時脈控制電路1 3 0中之I S Ο 7 8 1 6介面之非活化 順序結束時，處理裝置1 〇〇僅以USB介面動作。又，時 脈控制電路1 3 0或U ART控制電路1 42亦可產生中斷，用 於通知CPU141經由EX — CLK110之外部時脈411之供給 被停止。 處理裝置1 0 0以雙方之介面動作時，U S B檢測電路 43 0或USB控制電路143，在檢測出D + 1 13及D-1 14之信 號線狀態爲停止狀態時，對CPU1 41產生USB停止中斷（ 步驟181 1 )。此時，韌體係於USB停止中斷函數內設定 CLK—SELECT1 50 1爲“0”（步驟1 8 1 2 )，執行睡眠指令使 CPU141移行至睡眠狀態（步驟1 813 )。又，D + 1 13及D-1 1 4之信號線狀態爲停止狀態時，使用被設爲“ 1”之暫存 -27 - 200912601 器來檢測停止狀態亦可。 執行睡眠指令後睡眠信號4 1 6成爲Η位準，時脈切 換電路4 1 0將系統時脈4 1 3切換爲外部時脈4 1 1，對 CPU141傳送中斷信號，再度開始CPU141之動作（步驟 1814)。上述處理被正常進行時，USB介面被設爲非活化 狀態，處理裝置成爲僅以IS 078 1 6介面而動作。 如上述說明，依本實施形態之處理裝置1 〇〇 ’即使具 有多數資料傳送用介面時，可對應於介面狀態將系統時脈 4 1 3切換於外部時脈4 1 1與內部時脈4 1 2之間，而且順序 之切換控制，於時脈切換時不會產生雜訊、不會引起 C Ρ ϋ 1 4 1之誤動作。 依此則，於具備IS078 1 6規格之外部端子的處理裝置 100。可以同時使用進行IS07 8 1 6-3規格之資料傳送的介 面，及進行IS07816-12規格之USB傳送的介面之雙方， 進行I S Ο 7 8 1 6 - 3規格之少量資料傳送時，可利用低消費電 力的外部時脈41 1進行動作，進行IS078 1 6- 1 2規格之大 容量資料傳送時，可利用高消費電力的內部時脈4 1 2進行 動作。 (第2實施形態） 說明本發明第2實施形態之處理裝置。圖1 4爲本實 施形態之處理裝置1 0 0內部構成之例。係於圖1之處理裝 置1 00之構成追加指令解析模組1 40 1之例。 處理裝置100，係藉由第1實施形態之圖5之步驟 -28- 200912601 5 2 1〜5 2 3之處理設定IS Ο 7 8 1 6介面爲活化狀態後，外部 終端經由UART_I/0112將特定指令輸入處理裝置1〇〇時 ，指令解析模組1 40 1解析該指令’ CPU 1 4 1移行至睡眠狀 態。 之後，和第1實施形態之圖8之步驟8 1 4〜8 1 5同樣 ，將系統時脈4 1 3由外部時脈4 11切換爲內部時脈4 1 2之 後，開始CPU 1 4 1之動作。又，由內部時脈4 1 2至外部時 脈411之切換，和上述同樣可使用經由UART_I/0112之 特定指令而進行。 又，不使用指令解析模組1 4 0 1，改爲使用c p u 1 4 1內 藏之ROM等搭載之韌體進行解析，和第1實施形態之圖 1 7之步驟1 7 1 2〜1 7 1 4同樣，將系統時脈4 1 3由外部時脈 4 1 1切換爲內部時脈4 1 2之後’開始C P U 1 4 1之動作亦可 。又，由內部時脈4 1 2至外部時脈4 U之切換亦可同樣進 行。 依上述順序將系統時脈4 1 3由外部時脈4 1 1切換爲內 部時脈412之後，檢測出D+1 13與D_1 14爲至少1 〇ms間 之L位準狀態時，進行U S B介面之活化順序之後，和 IS07816介面同時以USB介面使動作亦可。又，於本實 施形態之處理裝置100，藉由使用IS〇7816介面之指令輸 入來切換系統時脈413，因此可構成爲不具備USB介面之 資料傳送所需之模組及端子。 如上述說明，依本實施形態之處理裝置1 0 〇，可藉由 外部指令使系統時脈4 1 3切換於外部時脈4 1 1與內部時脈 -29- 200912601 4 1 2之間，而且順序之切換可以控制成爲，於時脈切換時 不會產生雜訊引起CPU141之誤動作。 (第3實施形態） 依圖1 9 - 3 0說明本發明第3實施形態之處理裝置。圖 1 9爲本實施形態之處理裝置1 00內部構成之例。係於圖1 之處理裝置1〇〇之構成，追加SWP_I/01917、SWP用內 部振盪器1921及SWP控制電路1 944之例。 SWP_I/0 1917爲外部介面，可於外部終端與處理裝置 100之間進行SWP( Single Wire Protocol)規格之資料傳 送’於 ETSI ( European Telecommunications Standards Institute)規格被分配爲圖2之C6端子206。SWP控制 電路1 944爲實現SWP規格之資料傳送之電路。以下稱進 行S WP規格之資料傳送的介面爲SWP介面。SWP介面之 資料傳送，通常爲例如在和具備R F電路之外部終端之間 ，藉由非接觸通信進行資料傳送之形態。 s WP介面之資料傳送時亦可利用外部時脈，但是 SWP介面之處理中繼續由外部終端供給外部時脈之保證 不存在。又，亦可利用USB介面處理時使用之內部振盪 器120所產生之內部時脈，但是SWP介面不涉及大容量 資料，需要儘可能減低消費電力，因此U S B介面處理時 使用之內部時脈不適用。 於本實施形態之處理裝置1 〇 〇，設置s W P用內部振 盪器1921作爲時脈產生電路，SWP介面之處理時使用 -30- 200912601 SWP用內部振盪器1921產生之時脈。又，SWP用內部振 盪器1 92 1，不限定於處理裝置1 00內部，亦可由處理裝 置1〇〇之外部加以連接。以下稱SWP用內部振盪器1921 產生之時脈爲SWP用內部時脈。 圖20爲具備SWP介面之處理裝置100之初期動作流 程之一例。SWP介面，係和IS07816介面、USB介面獨 立動作。因此，具備 SWP介面之處理裝置1〇〇中之 IS〇7816介面、USB介面之初期動作流程，係和第1實施 形態之圖3同樣。 電壓投入前，於步驟2000，SWP_I/0 1 9 1 7設爲L位 準狀態。電壓投入後，到達規格之動作電壓後，判斷 SWP_I/〇1917是否爲Η位準狀態（步驟200 1 )。僅在滿 足步驟200 1之判斷條件時進行以下之SWP介面之活化順 序。 於s W Ρ介面之活化順序，首先，處理裝置1 〇 0，在 檢測出SWP_I/〇 1917成爲Η位準狀態時，響應於此而對 外部終端傳送ACT_SYNC訊框信號（步驟2002 )。接受 ACT — S YNC訊框信號的外部終端，係將接受之aCT_SYNC 訊框信號或外部終端之規格所對應之act_power_mode 訊框信號傳送至處理裝置1 0 0 (步驟2 0 0 3 )。於外部終端 所傳送之ACT_P〇WER_MODE訊框信號，包含用於表示 外部終細規格之模態（全功率模態（Full power Mode) 或低功率模態（Low Power Mode))的位元，或用於表 示接收之ACT_SYNC訊框信號有異常的位元等。 -31 - 200912601 接收之act_power_mode訊框信號表示 ACT — SYNC訊框信號有異常時（步驟2004)，回至步驟 2002，處理裝置1〇〇進行ACT_SYNC訊框信號之再度傳 送。於步驟2004 ’接收之ACT_POWER_MODE訊框信號 不表示A C T_ S YN C訊框信號有異常時，對外部終端進行 ACT —READY訊框信號之傳送（步驟2005 )。 僅於上述處理被正常進行時，SWP介面被設爲活化 狀態’處理裝置1 0 0可作爲以S WP介面進行資料傳送之 裝置而動作。上述處理未被正常進行時，不以SWP介面 進行動作。此時，IS078 1 6介面或USB介面之活化狀態 被正常進行時，處理裝置1 00以該介面進行動作。 圖2 1爲本實施形態之處理裝置1 〇〇之時脈控制電路 1 3 0包含之模組構成之例。係於第1實施形態之圖4之時 脈控制電路130之構成追加：SWP檢測電路2140，SWP 檢測信號2141，SWP用內部時脈21 1 8，SWP用內部時脈 起動信號2119，及SWP重置2125之構成。SWP檢測電 路2140，係搭載於SWP控制電路1 944之構成亦可。 SWP檢測電路2140，係監控S WP_I/0 1 91 7之信號線 狀態，檢測出SWP_I/01917爲Η位準狀態時設定SWP檢 測信號2 1 4 1爲Η位準狀態的模組。SWP檢測信號2 1 4 1 ’ 係通知CPU141及其他模組藉由SWP介面進行資料傳送 的信號。 SWP用內部振盪器1921，係在SWP檢測信號2141 爲Η位準狀態時開始S WP用內部時脈2 1 1 8之產生。但是 -32- 200912601 SWP用內部時脈21 1 8需等待其振盪穩定後始能 CPU141等。SWP用內部時脈起動信號2119,係在 用內部振盪器1921產生之SWP用內部時脈2118 CPU141或各介面控制電路時設爲η位準的信號。 置2 1 25，係僅對經由SWP介面傳送之資料處理必 組供給重置用的信號。 圖22爲本實施形態之處理裝置1〇〇之SWP介 化順序之時序圖之例。首先，電壓投入前，分 EX_CLK1 1 0爲L位準狀態，設定EX —RESET1 1 1爲 狀態’設定UART_I/01 12爲Η位準狀態，設定 SWP_I/01917爲L位準狀態，設定D+113爲Η位 ，設定D - 1 1 4爲Η位準狀態（時序2 2 1 0 )。電壓 ，SWP檢測電路2140檢測出SWP — I/01917爲Η位 時，SWP檢測電路2140將SWP檢測信號2141設 準狀態（時序2 2 2 0 )。 S W Ρ用內部振盪器1 9 2 1，在檢測出S W Ρ檢 2141成爲Η位準時產生SWP用內部時脈2118。之 用SWP用內部振盪器1921內之計時器等待SWP 時脈2 1 1 8之振盪穩定。穩定後，經由時脈切換電 對CPU 141或各介面控制電路等供給SWP用內 2118作爲系統時脈413 (時序223 0 )。 此時，時脈切換電路410設定SWP用內部時 信號221 9爲Η位準狀態。又，於UART控制電路 USB控制電路143可以不被供給SWP用內部時脈 供給至 將SWP 供給至 SWP重 要之模 面之活 別設定 L位準 準狀態 投入後 準狀態 爲Η位 測信號 後，利 用內部 路410 部時脈 脈起動 142及 2118° -33- 200912601 之後，重置控制電路4 2 0，在確認S WP檢測信號2 1 4 1成 爲Η位準、而且SWP用內部時脈起動信號2119爲Η位 準之後，設定系統重置422爲Η位準狀態（時序2230 ) 。又，不設定系統重置422而設定SWP重置2125爲Η位 準狀態亦可。 系統重置422成爲Η位準狀態之後，SWP控制電路 1 944對外部終端傳送ACT_SYNC訊框信號（時序2240 ) 。接受 ACT_SYNC 訊框信號的外部終端，係將 ACT_POWER_MODE訊框信號傳送至處理裝置1 0 0 (時序 2250 )。接收 ACT_POWER_MODE訊框信號的處理裝置 1 〇〇，僅在確認該訊框信號無異常時，對外部終端進行 ACT —READY訊框信號之傳送（時序2260)。 上述處理，除時脈控制電路 1 3 0以外，藉由利用 SWP控制電路1 944可以全以硬體進行，但以下說明使用 搭載於CPU141內藏之ROM等的韌體，而進行SWP介面 之活化方法之例。 SWP介面之活化使用之暫存器構成，係和第1實施 形態之圖1 5之構成同樣，但設定之値不同。本實施形態 中’於圖15，CLK—SELECT1501爲，表示系統時脈413 之供給源的位元，例如“00”表示供給源爲外部時脈4 1 1， “ 〇 1 ”表示供給源爲內部時脈4 1 2，“ 1 0 ”表示供給源爲S W P 用內部時脈 2118。RESET_SELECT1502爲，表示外部重 置4 2 1之有效/無效的位元，例如“ ”表示外部重置4 2 1 爲無效，“1”表示有效。 -34- 200912601 MODE — SELECT1503’係表示可使用之介面的位元。 例如“ 0 0 1 ”時表示I S Ο 7 8 1 6介面可被使用，“ 〇 1 〇 ”時表示 USB介面可被使用，“110”時表示SWP介面可被使用。另 外，“011”時表示IS07816介面與USB介面之雙方之介面 可被使用，“1〇1”時表示IS07816介面與SWP介面之雙方 之介面可被使用，“11〇”時表示USB介面與SWP介面之雙 方之介面可被使用，“111”時表示全部之介面可被使用。 DPPU1511，例如設爲“1”時係表示提升D+113或D-114的位元。USB_DETECT1512爲，在USB檢測電路430 檢測出D + 1 13與D-1 14爲至少l〇ms間之L位準狀態時被 設爲“1”的位元。USB — MODET1513爲，表示USB介面之 速度的位元。例如時表示低速，“1”時表示全速。 D P 1 5 2 1爲表示D + 1 1 3之狀態的位元。例如“ 0 ”時表 示D+1 13爲L位準，“1”時表示Η位準。DM 1 522爲表示 D-1 14之狀態的位元。例如“0”時表示D-1 14爲L位準， “ 1 ”時表示Η位準。 圖23爲本實施形態之處理裝置1〇〇中，使用韌體之 SWP介面之活化順序之例之流程圖。電壓投入前， CLK_SELECT1501 被設爲 ‘‘00，，，RESET_SELECT1502 被設 爲 “1”，MODE —SELECT1503 被設爲 “〇〇1，，，DPPU1511 被 設爲 “0”，USB —DETECT1512 被設爲 “〇”（步驟 2300)。 又，USB —MODET1513、DP 1 521 ' DM1522，係依處理裝 置1 〇〇之規格被設爲不同値，於本實施形態之處理裝置 1 0 0全部被設爲“ 1”。 -35- 200912601 電壓投入後，對CPU141產生重置中斷時（步驟2301 )’韌體係於重置中斷函數內確認MODE_SELECT1503之 値（步驟2302)。又，MODE_SELECT1503之値爲重置控 制電路420所設定者。 MODE_SELECT 1 5 03之値爲“1〇〇”時，韌體係將 ACT_SYNC訊框信號傳送至外部終端（步驟23 03 )。接 受ACT_SYNC訊框信號的外部終端，係將 ACT_POWER_M〇DE訊框信號傳送至處理裝置100 (步驟 23 04 )。接收 ACT_POWER_MODE訊框信號的處理裝置 1 〇 〇 ’在確認接收之訊框信號（步驟2 3 0 5 )之後，僅在傳 送之ACT_SYNC訊框信號無異常時，始對外部終端進行 ACT_READY訊框信號之傳送（步驟23 06 )。 僅於上述處理被正常進行時，SWP介面被設爲活化 狀態，處理裝置1 00可作爲以SWP介面進行資料傳送之 裝置而動作。又，S W P控制電路1 944對 ACT_READY 訊框信號之傳送爲止以硬體進行，僅於全部正常動作時始 對CPU141產生中斷之構成亦可。 於步驟 23 02，M〇DE_SELECT 1 503 之値爲 “100”以外 之“001”、“010”或“01 1”時，藉由第1實施形態說明之活 化順序進行IS 078 1 6介面或USB介面之活化（步驟231 1 )。 藉由上述處理，於處理裝置100，可設定 SWP介面 爲活化狀態。其中，如圖2所示，S WP介面之資料傳送 使用的外部端子，和IS0781 6介面及USB介面之資料傳 -36- 200912601 送使用的外部端子不重複，因此物理上可同時使用3個介 面。 但是上述初期動作時之處理結果，處理裝置1 0 0以 1 S Ο 7 8 1 6介面動作時係以外部時脈4 1 1動作，以u S B介 面動作時係以內部時脈4 1 2動作，以SWP介面動作時係 以SWP用內部時脈2 1 1 8動作。因此，需對應於使用之介 面組合，將系統時脈4 1 3使用之時脈加以統合。 通常，SWP介面作爲非接觸通信用途，因此，就時 間而言以SWP介面動作之中將系統時脈4 1 3切換爲外部 時脈411或內部時脈412有困難。因此，SWP介面動作 之中開始IS078 1 6介面或USB介面之活化順序時，不進 行系統時脈變更，而以S W P用內部時脈2 1 1 8作爲系統 時脈4 1 3。 另外，比較USB介面與SWP介面時，USB介面處理 大容量資料，因此，通常而言內部時脈412較SWP用內 部時脈2118爲高速。因此，USB介面動作之中開始SWP 介面之活化順序時，不進行系統時脈變更，而以內部時脈 412作爲系統時脈413。 又，SWP介面之資料傳送時亦可使用外部時脈41 1， 但是外部時脈4 1 1於S WP介面動作中不被保證繼續供給 。因此，IS07816介面動作之中開始SWP介面之活化順 序時，設定爲使系統時脈4 1 3變更爲S WP用內部時脈 2 118° 但是，處理裝置1 〇 0之動作中由外部時脈4 1 1切換爲 -37- 200912601 s W P用內部時脈2 1 1 8時，切換時會產生 有可能產生誤動作之問題。因此，本實施形 1 〇〇中，和第1實施形態之圖4所示同樣， 430構成爲具有：睡眠信號416及時脈切換 以下說明於本實施形態之處理裝置1 0 0 動作中進行SWP介面活化之方法，以及於 動作中進行SWP介面活化之方法。圖24爲 處理裝置100中，以USB介面或IS07816 S WP介面之活化順序之流程例。圖2 5爲本 理裝置100中，USB介面動作中之SWP介 之時序圖之例。圖26爲本實施形態之處理 IS078 1 6介面動作中之SWP介面之活化順 例。 首先，處理裝置1〇〇以USB介面動作 電路2140檢測出SWP_I/01917由L位準變 (步驟240 1 )，開始SWP介面之活化順月 檢測電路2140設定SWP檢測信號2141爲 時序2510)。 S W P用內部振盪器1 92 1，在檢測出 2 1 4 1變化爲Η位準時，產生S WP用內部時 2510)。時脈切換電路410，在SWP用f 穩定後，設定S W P用內部時脈起動信號2 1 態（時序2 5 2 0 )。此時，時脈切換電路4 4 1 2供給至S WP控制電路1 944。 雜訊，C P U 1 4 1 ;態之處理裝置 時脈控制電路 信號4 1 7。 ，於USB介面 IS078 1 6 介面 ;本實施形態之 介面動作中之 :實施形態之處 •面之活化順序 裝置1 0 0中， ,序之時序圖之 時，SWP檢測 化爲Η位準時 Ϊ。此時，S W Ρ Η位準狀態（ SWP檢測信號 脈2 1 1 8 (時序 与部時脈2 1 1 8 1 9爲Η位準狀 [〇將內部時脈 -38- 200912601 重置控制電路420，在檢測出SWP用內部時脈起動 信號21 19成爲Η位準時，設定SWP重置2125爲Η位準 狀態（時序25 20 )。又，設定SWP重置2125爲Η位準 狀態之時序，亦可爲S W Ρ檢測信號2 1 4 1成爲Η位準狀態 之時序。 SWP控制電路1 944，在檢測出SWP重置2125成爲 Η位準狀態之後，SWP控制電路1 944對外部終端傳送 ACT_S YNC訊框信號（步驟2402 '時序25 3 0 )。又， SWP控制電路1 944，在檢測出SWP檢測信號2141成爲 Η位準狀態之後對外部終端傳送ACT_S YNC訊框信號亦 可。 接受 ACT_SYNC訊框信號的外部終端，係將 ACT_POWER_MODE訊框信號傳送至處理裝置1 〇〇(步驟 2403、時序 2540 )。接收 ACT —POWER_MODE 訊框信號 的處理裝置100，則對外部終端進行ACT_READY訊框信 號之傳送（步驟2404、時序2550)。 僅於上述處理被正常進行時，在USB介面之動作中 時SWP介面被設爲活化狀態，處理裝置10〇可同時使用 USB介面及SWP介面之雙方而動作。 處理裝置1 〇 〇以I S Ο 7 8 1 6介面動作時，s W P檢測電 路2140檢測出SWP —1/01917由L位準變化爲Η位準時（ 步驟2 4 1 1 )，開始S W Ρ介面之活化順序。此時，s W Ρ檢 測電路2 1 4 0設定S W Ρ檢測信號2 1 4 1爲Η位準狀態（時 序 26 1 0 )。 -39- 200912601 S WP用內部振盪器1 92 1，在檢測出S WP檢測信號 2141變化爲Η位準時，產生SWP用內部時脈2118(步驟 2412、時序2610)。時脈切換電路410，在SWP用內部 時脈21 18穩定後，設定SWP用內部時脈起動信號21 19 爲Η位準狀態，確認外部時脈41 1及S WP用內部時脈 2 1 1 8雙方被供給後設定時脈切換信號4 1 7爲Η位準狀態 (時序2620 )。重置控制電路420，在檢測出SWP用內 部時脈起動信號2119成爲Η位準時，設定SWP重置 2 125爲Η位準狀態（時序2620 )。 CPU141，在檢測出時脈切換信號417成爲L位準時 ，進行移行至睡眠狀態之必要處理（暫存器設定、或現在 狀態之保存等）以及SWP介面處理相關之重置處理。必 要之處理結束後設定睡眠信號4 1 6爲Η位準狀態，移行 至睡眠狀態（步驟2413、時序2630)。 時脈切換電路4 1 0，在檢測出睡眠信號4 1 6成爲Η位 準時，將系統時脈41 3由外部時脈41 1切換爲SWP用內 部時脈2118(步驟2414，時序2640 )。切換系統時脈 413之後，對CPU 141傳送中斷信號，再度開始CPU 141 之動作（步驟24 1 5 )。此時，時脈切換電路4 1 0設定時 脈切換信號4 1 7及睡眠信號41 6爲L位準狀態（時序 2640 )。 CPU141之動作再度開始後，SWP控制電路1 944，係 對外部終端傳送ACT_SYNC訊框信號（步驟2416、時序 265 0 )。接受 ACT_SYNC訊框信號的外部終端，係將 -40- 200912601 ACT_POWER_MODE訊框信號傳送至處理裝置1 〇〇 (步驟 2417)。接收ACT —POWER —MODE訊框信號的處理裝置 1 00 ’則對外部終端進行ACT_READ Y訊框信號之傳送（ 步驟2 4 1 8 )。 僅於上述處理被正常進行時，在IS07816介面之動作 中時SWP介面被設爲活化狀態，處理裝置10〇可同時使 用IS 078 1 6介面及SWP介面之雙方而動作。又，在 IS 078 1 6介面之動作中進行SWP介面之活化順序時，係 和在USB介面動作中進行SWP介面之活化順序同樣，不 進行由外部時脈至S W P用內部時脈2 1 1 8之系統時脈 4 1 3之切換，直接以外部時脈4 1 1作爲系統時脈4 1 3而動 作亦可。 處理裝置100使用IS078 16介面及SWP介面之雙方 而動作中進行SWP介面之活化順序時，係和步驟240 1〜 24 04同樣的方法進行SWP介面之活化。又，處理裝置 100使用IS078 1 6介面及SWP介面之雙方而動作中進行 SWP介面之活化順序時，和步驟241 1〜2418同樣的方法 進行使系統時脈413切換爲SWP用內部時脈21 18亦可。 上述處理，除時脈控制電路1 3 0以外，藉由利用 UART控制電路142、USB控制電路143或1 944，可以全 以硬體進行。但以下說明使用搭載於CPU141內藏之ROM 等的韌體，於IS07816介面動作中進行SWP介面之活化 方法之例。 圖27爲本實施形態之處理裝置1 00中’在使用韌體 -41 - 200912601 之IS07 8 1 6介面動作中進行S WP介面之活化順序之流程 之例。處理裝置1〇〇以IS07816介面動作時， CLK_SELECT1501 被設爲 “00”，RESET_SELECT1502 被設 爲 “1”，MODE_SELECT1503 被設爲 “001”， USB_DETECT1512 被設爲 “0，’（步驟 2700 )。 處理裝置1 0 0以I S Ο 7 8 1 6介面動作時，時脈控制電路 130或SWP控制電路1 944檢測出SWP —1/01917由L位準 變化爲Η位準時，對CPU141產生SWP檢測中斷（步驟 2701 )，韌體則於SWP檢測中斷函數內設定 CLK —SELECT1 50 1爲“ 1 0，，（步驟 2702 )，執行睡眠指令 使CPU141移行至睡眠狀態（步驟270 3 )。 睡眠指令被執行，睡眠信號41 6成爲Η位準，因此 時脈切換電路410將系統時脈413切換爲SWP用內部時 脈21 18，對CPU141傳送中斷信號，再度開始CPU141之 動作（步驟2704 ) 。CPU141之動作再度開始後，韌體係 將A C T_ S YN C訊框信號傳送至外部終端（步驟2 7 0 5 )。 接受 ACT—SYNC訊框信號的外部終端，係將 ACT_POWER_MODE訊框信號傳送至處理裝置1 〇〇(步驟 2706 )。接收ACT —POWER —MODE訊框信號的處理裝置 1 00，則對外部終端進行ACT — READ Y訊框信號之傳送（ 步驟2 7 0 7 )。 僅於上述處理被正常進行時，於IS07816介面動作中 使S WP介面被設爲活化狀態，處理裝置丨〇 〇可同時使用 IS07816介面及SWP介面之雙方而動作。又，處理裝置 -42- 200912601 100於USB介面、或IS078 1 6介面與USB介面之雙方而 動作中，於S WP介面之活化順序，將系統時脈4 1 3由內 部時脈412切換爲SWP用內部時脈2118時，亦可藉由 和步驟2 7 0 1〜2 7 0 7同樣之順序來進行。 以下說明於本實施形態之處理裝置1 〇 〇中，於 IS07816介面及SWP介面之雙方之介面動作中，進行 SWP介面之非活化之方法。又，於IS078 1 6介面及SWP 介面之雙方之介面動作中，進行IS07816介面之非活化時 ，可以和第1實施形態之圖1 1之步驟CMP引起之削去殘 渣110、反應生成物111及殘渣（未圖示）〜1102及時序 1 2 1 0〜時序1 2 2 0同樣之順序進行。 圖28爲本實施形態之處理裝置100中，IS07816介 面及SWP介面之雙方之動作中，進行SWP介面之非活化 順序之流程之例。圖29爲本實施形態之處理裝置1 〇〇中 ，IS078 16介面及SWP介面之雙方之動作中，SWP介面 之非活化順序之時序圖之例。 處理裝置100以IS07816介面及SWP介面之雙方介 面動作時，SWP檢測電路2140檢測出SWP_I/01917成爲 非致能狀態時（步驟2 80 1 )，開始SWP介面之非活化順 序。SWP檢測電路2140檢測出SWP_I/01917成爲非致能 狀態時，係設定SWP檢測信號2 14 1爲L位準狀態（時序 2910)。 CPU 1 41，在檢測出S WP檢測信號2 1 4 1成爲L位準 時，進行移行至睡眠狀態之必要處理（暫存器設定 '或現 -43 - 200912601 在狀態之保存等）。必要之處理結束後設定睡眠信號4 1 6 爲Η位準狀態，移行至睡眠狀態（步驟2 8 0 2、時序2 9 2 0 )。 時脈切換電路4 1 0，在檢測出睡眠信號4 1 6成爲Η位 準時，係將系統時脈413由SWP用內部時脈211 8切換爲 外部時脈411 (步驟2803、時序2930)。此時，停止 SWP用內部時脈2118亦可。又，藉由設定SWP用內部時 脈起動信號2 1 1 9爲L位準狀態而停止S WP用內部時脈 2118亦可（時序2930)。 系統時脈413之切換後，對CPU141傳送中斷信號， 以外部時脈411再度開始CPU141之動作（步驟2804、時 序2940)。上述處理被正常進行時，SWP介面被設爲非 活化狀態，處理裝置1 〇 〇僅以I S 0 7 8 1 6介面而動作。 上述處理，除時脈控制電路1 3 0以外，藉由利用 UART控制電路142或SWP控制電路1944，可以全以硬 體進行。以下說明使用搭載於CPU141內藏之ROM等的 韌體，於IS07816介面及SWP介面之雙方介面之動作中 ，進行S WP介面之非活化方法之例。 圖3 0爲本實施形態之處理裝置〗〇〇中，在使用韌體 之IS07816介面及SWP介面之雙方之動作中，進行SWP 介面之非活化順序之流程之例。處理裝置丨〇 〇以〗S 〇 7 8 j 6 介面及SWP介面之雙方進行動作時，CLK_SELECT1501 被設爲 “10”，RESET_SELECT1502 被設爲 ， MODE — SELECT1503 被設爲 “1〇1”，USB_DETECT1512 被 -44- 200912601 設爲“1”（步驟3 000 )。

SWP檢測電路2140或SWP控制電路1 944檢測出 SWP —1/0 1917成爲非致能狀態時，對Cpui41產生SWP 非活化中斷（步驟3 00 1 )，韌體則於SWP非活化中斷函 數內設定CLK_SELECT1501爲“00”（步驟3002)，執行 睡眠指令使CPUMl移行至睡眠狀態（步驟3 003 )。 睡眠指令被執行，睡眠信號4 1 6成爲Η位準，因此 時脈切換電路4 1 0將系統時脈4 1 3切換爲外部時脈4 1 1， 對C P U 1 4 1傳送中斷信號，再度開始c P U 1 4 1之動作（步 驟3 004 )。上述處理被正常進行時，SWP介面被設爲非 活化狀態，處理裝置1 0 0僅能使用I S Ο 7 8 1 6介面而動作。 處理裝置100使用USB介面及SWP介面而動作時， 藉由USB介面之非活化而變更系統時脈413之時脈系統 時，可藉由和第1實施形態個以上之可動式平台之圖11 之步驟1 1 1 1〜1 1 1 4同樣之順序來進行。又，藉由s WP介 面之非活化而變更系統時脈4 1 3之時脈系統時，可藉由和 圖28之步驟2801〜2804或圖30之步驟3001〜3004同樣 之順序來進行。 如上述說明，依據本實施形態之處理裝置1 0 0，即使 具有進行SWP規格之資料傳送的SWP介面時，亦可將系 統時脈4 1 3切換於外部時脈4 1 1、內部時脈4 1 2與s WP 用內部時脈2 1 1 8之間，而且切換手段之控制，可以構成 爲不會有雜訊引起之對CPU141之誤動作。 以上依據實施形態說明本發明，但本發明不限定於上 -45- 200912601 述實施形態’在不脫離其要旨情況下可做各種變更實施。 (產業上可利用性） 本發明關於具備資料傳送用多數介面之處理裝置及時 脈控制方法’特別是可用於I s 0 7 8 1 6規格之I C卡等之處 理裝置。 (發明效果） 本發明之代表性效果簡單說明如下。 依據本發明，以1個處理裝置進行多數介面之資料傳 送、特別是進行IS078 1 6-3規格之資料傳送與IS078 16-1 2規格之U S B傳送時，可以對應於使用之介面以動態方 式切換處理裝置利用之時脈，可以同時進行IS07816-3規 格之資料傳送與IS07816-12規格之USB傳送之雙方。 【圖式簡單說明】 圖1爲本發明第1實施形態之處理裝置內部構成之例 〇 圖2爲本發明第1實施形態之處理裝置中外部端子之 配置例。 圖3爲本發明第1實施形態之處理裝置中初期動作流 程之一例。 圖4爲本發明第1實施形態之處理裝置之時脈控制電 路包含之模組構成之例。 -46- 200912601 圖5爲本發明第1實施形態之處理裝置中USB介面 之活化順序及I S 〇 7 8 1 6介面之活化順序之例之流程。 圖6爲本發明第1實施形態之處理裝置中USB介面 之活化順序之時序圖之例。 圖7爲本發明第1實施形態之處理裝置中IS0781 6介 面之活化順序之時序圖之例。 圖8爲本發明第1實施形態之處理裝置，藉由USB 介面動作中之IS078 1 6介面之活化順序，以及藉由 IS078 1 6介面動作中之USB介面之活化順序之例之流程 〇 圖9爲本發明第1實施形態之處理裝置，藉由USB 介面動作中之IS078 1 6介面之活化順序之時序圖之例。 圖1〇爲本發明第1實施形態之處理裝置，藉由 IS07S16介面動作中之USB介面之活化順序之時序圖之 例。 圖11爲本發明第1實施形態之處理裝置，藉由雙方 之介面動作中之IS 078 1 6介面之非活化順序，以及藉由雙 方之介面動作中之USB介面之非活化順序之例之流程。 圖1 2爲本發明第1實施形態之處理裝置，藉由雙方 之介面動作中之I S Ο 7 8 1 6介面之非活化順序之時序圖之例 〇 圖13爲本發明第1實施形態之處理裝置，藉由雙方 之介面動作中之U S B介面之非活化順序之時序圖之例。 圖1 4爲本發明第2實施形態之處理裝置內部構成之 -47- 200912601 例。 圖15爲本發明第1實施形態之處理裝置中USB介面 及IS 078 16介面之活化時使用之暫存器構成之例之一部分 〇 圖1 6爲本發明第1實施形態之處理裝置中使用韌體 (firmware)之USB介面之活化順序及IS078 1 6介面之 活化順序之例之流程圖。 圖1 7爲本發明第1實施形態之處理裝置，藉由使用 韌體之USB介面動作中之IS〇7816介面之活化順序，及 藉由IS07816介面動作中之USB介面之活化順序之例之 流程。 圖1 8爲本發明第1實施形態之處理裝置，藉由使用 韌體之雙方之介面動作中之IS078 16介面之非活化順序， 及藉由雙方之介面動作中之USB介面之非活化順序之例 之流程。 圖19爲本發明第3實施形態之處理裝置內部構成之 例。 圖2 0爲本發明第3實施形態之處理裝置中初期動作 流程之一例。 圖2 1爲本發明第3實施形態之處理裝置之時脈控制 電路包含之模組構成之例。 圖22爲本發明第3實施形態之處理裝置中SWP介面 之活化順序之時序圖之例。 圖2 3爲本發明第3實施形態之處理裝置中，使用韋刃 -48- 200912601 體之SWP介面之活化順序之例之流程圖。 圖24爲本發明第3實施形態之處理裝置中’藉由 USB介面或IS〇7816介面動作中之SWP介面之活化順序 之流程例。 圖2 5爲本發明第3實施形態之處理裝置中，藉由 USB介面動作中之SWP介面之活化順序之時序圖之例。 圖2 6爲本發明第3實施形態之處理裝置中，藉由 IS07816介面動作中之SWP介面之活化順序之時序圖之 例。 圖27爲本發明第3實施形態之處理裝置中，藉由使 用韌體之IS078 1 6介面動作中之SWP介面之活化順序之 流程之例。 圖 28爲本發明第 3實施形態之處理裝置中，藉由 IS07816介面及SWP介面之雙方之動作中，SWP介面之 非活化順序之流程之例。 圖29爲本發明第3實施形態之處理裝置中，藉由 IS07816介面及SWP介面之雙方之動作中，SWP介面之 非活化順序之時序圖之例。 圖30爲本發明第3實施形態之處理裝置中，藉由使 用韌體之IS078 1 6介面及SWP介面之雙方之動作中， S WP介面之非活化順序之流程之例。 【主要元件符號說明】 1 0 0 :處理裝置 -49- 200912601 110: EX_CLK 111： EXRESET 112： UART I/O 113： D + 114： D-115： Vcc 116： GND 1 2 0 :內部振擾器 1 3 0 :時脈控制電路

141 ： CPU 142 ： UART控制電路 1 4 3 : U S B控制電路 2 0 1 : C 1端子 202 ： C 2端子 203 ： C 3端子 204 ： C4端子 205 ： C 5端子 2 0 6: C 6端子 2 07 ： C 7端子 20 8 ： C 8端子 4 1 0 :時脈切換電路 4 1 1 :外部時脈 4 1 2 :內部時脈 4 1 3 :系統時脈 -50- 200912601 4 1 4 :外部時脈檢測信號 4 1 5 :內部時脈起動信號 4 1 6 :睡眠信號 4 1 7 :時脈切換信號 4 2 0 :重置控制電路 421 :外部重置 422 :系統重置 423 : UART 重置 424 ： USB 重置 43 0 ： USB檢測電路 43 1 : USB檢測信號 1401 :指令解析模組

1501： CLKSELECT

1 5 0 2 ： RESET_SELECT

1 5 03： MODE SELECT

15 11 ： DPPU

1512 ： USB_DETECT

15 13： USB_MODET

1521 ： DP

1 522： DM 19 17： S WP_I/0 192 1 : SWP用內部振盪器 1 9 4 4 : S W P控制電路 21 1 8 : SWP用內部時脈 -51 200912601 2 11 9 : SWP用內部時脈起動信號 2125 ： S WP 重置 2 1 4 0 : S W P檢測電路 2141 : SWP檢測信號 -52-

Claims (1)

1. 200912601 十、申請專利範圍 1·—種處理裝置，其特徵爲： 具有： CPU ; 第1介面，同步於外部終端供給之外部時脈而進行和 上述外部終端間之資料傳送； 上述第1介面用的第1控制電路； 時脈產生電路，用於產生時脈； 第2介面，使用上述時脈產生電路產生之內部時脈進 行和上述外部終端間之資料傳送； 上述第2介面用的第2控制電路；及 時脈控制電路，對應於該處理裝置進行和上述外部終 端間之資料傳送所使用的上述第1與第2之中任一介面， 使該處理裝置內之至少上述CPU所利用的系統時脈，在 上述外部時脈與上述內部時脈之間進行切換； 上述處理裝置，使上述系統時脈在上述外部時脈與上 述內部時脈之間進行切換時，係設定上述CPU爲睡眠狀 態之後，藉由上述時脈控制電路進行切換，切換完了後解 除上述CPU之睡眠狀態而使再度開始動作。 2.如申請專利範圍第1項之處理裝置，其中 另具有重置控制電路，其對應於該處理裝置進行和上 述外部終端間之資料傳送所使用的上述第1與第2之中任 一介面，而選擇供給至該處理裝置內之重置信號。 3 .如申請專利範圍第1項之處理裝置，其中 -53- 200912601 具有IS078 1 6-2規格之外部端子，上述第1介面，係 進行IS 07 8 1 6-3規格之資料傳送的介面，上述第2介面， 係進行IS078 16-12規格之USB傳送的介面。 4 _如申請專利範圍第3項之處理裝置，其中 進行和上述外部終端間之資料傳送所使用的介面，係 可以同時使用上述進行IS078 1 6-3規格之資料傳送的介面 與上述進行IS07816-12規格之USB傳送的介面之雙方。 5. 如申請專利範圍第4項之處理裝置，其中 進行和上述外部終端間之資料傳送所使用的介面，同 時使用上述進行IS078 1 6-3規格之資料傳送的介面與上述 進行IS078 16-12規格之USB傳送的介面之雙方時，上述 系統時脈係使用上述內部時脈，進行和上述外部終端間之 資料傳送所使用的介面，使用上述進行I S Ο 7 8 1 6 - 3規格之 資料傳送的介面時，上述進行IS〇7816_12規格之USB傳 送的介面被設爲活化狀態時’係將上述系統時脈由上述外 部時脈切換爲上述內部時脈。 6. 如申請專利範圍第4項之處理裝置，其中 進行和上述外部終端間之資料傳送所使用的介面，同 時使用上述進行I S Ο 7 8 1 6 - 3規格之資料傳送的介面與上述 進行IS078 1 6- 1 2規格之USB傳送的介面之雙方時，上述 系統時脈係使用上述外部時脈，進行和上述外部終端間之 資料傳送所使用的介面，使用上述進行IS 07 8 16-12規格 之USB傳送的介面時，檢測出上述外部時脈之供給時， 係將上述系統時脈由上述內部時脈切換爲上述外部時脈。 -54- 200912601 7_如申請專利範圍第5項之處理裝置，其中 進行和上述外部終端間之資料傳送所使用的介面，同 時使用上述進行IS〇7816-3規格之資料傳送的介面與上述 進行IS07816-12規格之USB傳送的介面之雙方，上述系 統時脈使用上述內部時脈時，上述進行I S Ο 7 8 1 6 -1 2規格 之USB傳送的介面被設爲非活化狀態時，係將上述系統 時脈由上述內部時脈切換爲上述外部時脈。 8 ·如申請專利範圍第6項之處理裝置，其中 進行和上述外部終端間之資料傳送所使用的介面，同 時使用上述進行IS07816-3規格之資料傳送的介面與上述 進行IS078 1 6-12規格之USB傳送的介面之雙方，上述系 統時脈使用上述外部時脈時，上述進行IS07816-3規格之 資料傳送的介面被設爲非活化狀態時，係將上述系統時脈 由上述外部時脈切換爲上述內部時脈。 9. 一種處理裝置，其特徵爲： 具有： CPU ； 介面，同步於外部終端供給之外部時脈而進行和 上述外部終端間之資料傳送； 控制電路，進行上述資料傳送之控制； 時脈產生電路’用於產生時脈；及 時脈控制電路，依據上述外部終端傳送之指令， 使該處理裝置內之至少上述CPU所利用的系統時脈，在 上述外部時脈與上述時脈產生電路產生之內部時脈之間進 -55 - 200912601 行切換； 上述處理裝置，使上述系統時脈在上述外部時脈 與上述內部時脈之間進行切換時’係設定上述CPU爲睡 眠狀態之後，藉由上述時脈控制電路進行切換，切換完了 後解除上述CPU之睡眠狀態而使再度開始動作。 10.如申請專利範圍第9項之處理裝置，其中 具有IS Ο 7 8 1 6 - 2規格之外部端子，上述介面，係進行 I S Ο 7 8 1 6 - 3規格之資料傳送的介面。 1 1. 一種時脈控制方法，係處理裝置中之時脈控制方 法，該處理裝置具有：CPU ;第1介面，同步於外部終端 供給之外部時脈而進行和上述外部終端間之資料傳送；上 述第1介面用的控制電路；時脈產生電路，用於產生時脈 :第2介面，使用上述時脈產生電路產生之內部時脈進行 和上述外部終端間之資料傳送；及上述第2介面用的控制 電路；其特徵爲： 對應於該處理裝置進行和上述外部終端間之資料傳送 所使用的上述第1與第2之中任一介面，使該處理裝置內 之至少上述C P U所利用的系統時脈，在上述外部時脈與 上述內部時脈之間進行切換； 另外，使上述系統時脈在上述外部時脈與上述內部時 脈之間進行切換時，係設定上述CPU爲睡眠狀態之後進 行切換，切換完了後解除上述CPU之睡眠狀態而使再度 開始動作。 1 2 ·—種時脈控制方法，係處理裝置中之時脈控制方 -56- 200912601 法，該處理裝置具有：CPU ;介面，同步於外部終端供給 之外部時脈而進行和上述外部終端間之資料傳送；控制電 路，進行上述資料傳送之控制；及時脈產生電路，用於產 生時脈；其特徵爲： 藉由上述外部終端傳送之指令，使該處理裝置內之至 少上述CPU所利用的系統時脈，在上述外部時脈與上述 內部時脈之間進行切換： 另外’使上述系統時脈在上述外部時脈與上述時脈產 生電路產生之內部時脈之間進行切換時，係設定上述CPU 爲睡眠狀態之後進行切換，切換完了後解除上述CPU之 睡眠狀態而使再度開始動作。 13. —種處理裝置，其特徵爲： 具有= CPU ； 第1介面，同步於外部終端供給之外部時脈而進 行和上述外部終端間之資料傳送； 上述第1介面用的控制電路； 第1時脈產生電路，用於產生時脈； 第2介面’使用上述第丨時脈產生電路產生之第 1內部時脈進行和上述外部終端間之資料傳送； 上述第2介面用的控制電路； 第2時脈產生電路，用於產生時脈； 第3介面，使用上述第2時脈產生電路產生之第 2內部時脈進行和上述外部終端間之資料傳送； -57- 200912601 上述第3介面用的控制電路；及 時脈控制電路，對應於該處理裝置進行和上述外 部終端間之資料傳送所使用的上述第1、第2、第3之中 任一介面，使該處理裝置內之至少上述CPU所利用的系 統時脈，在上述外部時脈與上述第1內部時脈與上述第2 內部時脈之間進行切換； 上述處理裝置，使上述系統時脈在上述外部時脈 與上述第1內部時脈與上述第2內部時脈之間進行切換時 ，係設定上述CPU爲睡眠狀態之後，藉由上述時脈控制 電路進行切換，切換完了後解除上述CPU之睡眠狀態而 使再度開始動作。 14·如申請專利範圍第1 3項之處理裝置，其中 另具有重置控制電路，其對應於該處理裝置進行和上 述外部終端間之資料傳送所使用的上述第1、第2與第3 之中任一介面，而選擇供給至該處理裝置內之重置信號。 1 5 ·如申請專利範圍第1 3項之處理裝置，其中 具有IS 07 8 1 6-2規格之外部端子，上述第1介面，係 進行IS Ο 7 8 1 6 _ 3規格之資料傳送的介面，上述第2介面， 係進行IS078 1 6- 1 2規格之USB傳送的介面，上述第3介 面’係進行上述外部終端內之R F電路與資料傳送的介面 〇 16.如申請專利範圍第1 5項之處理裝置，其中 進行和上述外部終端間之資料傳送所使用的介面，係 可以同時使用上述進行IS078 1 6-3規格之資料傳送的介面 -58- 200912601 、上述進行IS078 1 6- 1 2規格之USB傳送的介面、上述外 部終端之RF電路與資料傳送的介面之中任意2個以上之 介面。 -59-