TW200910786A - Asynchronous first in first out interface and operation method thereof - Google Patents

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200910786 九、發明說明： 【發明所屬之技術領域】 本發明係關於非同步先進先出（first in first out，FIFO) 介面，特別係有關於射頻（radio frequency，RF)裝置中之非 同步FIFO介面。 【先前技彳持】 隨著無線通訊（手機、無線網路）的普及，市場對通訊 系統更低價、更低耗能及有更小外型尺寸（form-factor)之 射頻（radio frequency，RF)收發器的需求日益殷切。最近， 類比收發器、數位處理器及時脈產生器已整合至單一晶片 上以滿足上述需求。在該RF收發器中，類比電路和數位 電路對時脈的需求是不同的。舉例而言，該類比數位轉換 !§(analog-to-digital converter, ADC)和該數位類比轉換器 (digital-to-analog converter，DAC)在該類比電路中需要低 顫動時脈以增加轉換時之信噪比（signal t〇 noise rati〇, SNR)。數位電路中之數位濾波器則需要固定頻率之時脈 以避免該濾波器銳化變差，但該數位濾波器卻可容忍高顫 動時脈。 〜问及 第1圖為傳統單晶片上RF收發器1〇〇之方塊圖。一 RF前端接收器u〇接收一第一 rF訊號並依照由一局部信 源120所產生之至少一局部訊號降頻轉換該第一尺？訊^ 成至少一第一中頻訊號。一 RF前端發射器112傳送一第〇 二RF訊號並依照該至少一局部訊號升頻轉換至少一第二 中頻訊號成該第二RF訊號。一時脈信源15()產生一數位 時脈至一基帶處理器160，一 ADC 130和一 DAC 132以 200910786 同步處理數位訊號。然而，上述各個電路之時脈相位會因 為實際電路布局的關係而彼此有所不同，因此將導致數位 訊號傳輸錯誤。為了避免這個問題，需於該ADC 130、該 DAC 132和該基帶處理器160間加入一介面，即先進先出 (first in first out, FIFO)緩衝器。第2圖為傳統單晶片上使 用FIFO緩衝器之RF收發器之方塊圖。相似地，一 rf前 端接收器210接收一第一 RF訊號，並且依照由一局部信 源220所產生之至少一局部訊號降頻轉換該第一 rf訊號 成至少一第一中頻訊號。一前端發送器212傳送一第二 RF訊號’並且依照該至少一局部訊號升頻轉換至少一第 二中頻訊號成該第二RF訊號。一時脈信源250產生一數 位時脈至一基帶處理器260、一 ADC 230、一 DAC 232 和FIFO緩衝器270及272。該時脈信源250提供同步數 位時脈至該基帶處理器260、該ADC 230、該DAC 232 和該等FIFO緩衝器270及272。雖然各電路之時脈相位 可能仍不相同，但該等FIFO缓衝器270和272可以緩衝 於該類比電路和該數位電路之間，以避免傳輸錯誤的發 生。 然而’該ADC 230、該DAC 232、該基帶處理器26〇 和該FIFO緩衝器270和272仍同步運作。為了同步化， 該ADC 230、該DAC 232和該基帶處理器260必需接收 產生自相同時脈信源250的同步時脈。因此，滿足該adC 230、該DAC 232低顫動時脈需求的同時，雖然該數位電 路並不需要低顫動源，該時脈信源250卻依然對數位電路 提供低顫動時脈。該低顫動時脈信源，即該時脈信源250， s導致晶片成本上揚。然而，一低顫動信源’即該局部信 6 200910786 源220，存在於該傳統之RF收發器200，用以增加信噪 比及於降頻轉換時降低相鄰通道阻塞效應（adjacent channel blocking effect)。若該 ADC 230 和該 DAC 232 可 由該局部信源220提供時，該時脈信源250可為一高顫動 信源以降低硬體成本。以此方式，該RF收發器可能又會 造成其他問題。該ADC 230和該DAC 232的時脈由該局 部信源220所提供，其可能與由該時脈信源250所提供的 該基帶處理器260之時脈非同步。因此該介面耦接於該 ADC 230和該DAC 232及該基帶處理器260之間，必須 可用以操作非同步資料傳輸。 職是’一種非同步FIFO介面和其操作方法乃為業界 所需。 、1 【發明内容】 本發明提供一非同步先進先出（FIF〇)介面和其操作 方法，其中該非同步FIFO介面之一讀出時脈和一寫入 脈乃非同步。 ’、、 于 依照本發明，該非同步FIFO介面包括一 緩 器、一時脈控制器和一可變整數除法器。該FIF〇緩衝卯 以該寫入時脈輸入至少一資料，並以該讀出時脈讀出該= 少一資料。該時脈控制器依照儲存於該Fif〇緩衝器^ 資料量輸出一時脈控制訊號。該可變整數除法器將^ 一 = 一訊號除以一由該時脈控制訊號所控制之整數除 生該讀出時脈或寫人時脈’藉此調整儲存於該FifF〇 = 器中之資料量。當儲存於該FIF〇緩衝器中之資料毅= 第-臨限或低於該第-臨限之—第二臨限，則該整數= 200910786 將被改變以調整儲存於該FIF〇緩衝器中之資料量， 該第一臨限為滿訊號，而該第二臨限為空訊號。八 依照本發明，一非同步FIFO介面之操作方法，其 該非同步FIFO介面之一讀出時脈和一寫入時脈乃非 ^，包括.以该寫入時脈寫入複數個數位資料於_ ，衝器中、偵測儲存於該FIF(m衝器中之資料量、將— 第-訊號除以-整數除數以產生該讀出時脈或該寫 脈，藉此調整儲存於該FIF〇緩衝器中之資料量，並 ，出時脈從該FIFO緩衝器輸出該至少一數位訊號。^ 2該鹏緩衝器中之資料量達到-第-臨限或低於該 继臨限之-第二臨限，職整數除數被改變以達到調整 號而該第二臨限為空訊之广其中該第-臨限為滿訊 =照本發明，一具有一非同步fif〇介面之電路，包 電路邻勺】路：、：第二電路部及-非同步介面。該第-ΐ 第一信源產生之第-訊號。該第二電路 二：:、：1;信源操作，並且與該第一電路部傳輸至少-二制ί詈5步_介面包括一 _緩衝裝置、一時 數除法裝置，Fo緩衝裝置轉 -資料之傳輸，其中該_緩衝裝置:照!= :輸=一資料，並且依照一讀出時脈輸出該至 置依照儲存於該FlFo緩衝裝置之資i 里輸出至少-時脈控制訊號。當該至少— 第 路部傳輸至該第二電路料，職 數^ ^ 第-訊號除以-整數除―緩衝 200910786 =寺=’當該至少-資料由該第二電路料輸至 路部時，職可變整數除法裝置將該第—訊號除以^ 除數以為該FIF◦緩衝震置產生該讀出時脈，其中由^ - λ號所產生之该寫入時脈或該讀出日寺脈，皆與該第二 號非同步。 ° 、依照本發明’-具有一非同步介面之收發器之操作方 法包括：接收至少一第一 RF訊號、降頻轉換該至少一第 一 RF訊號成至少-第一類比訊號、摘測儲存於該 FIF Ο缓衝器中之資料量、將該第—訊號除以—第一整數 除數以產生該第一時脈，藉此調整儲存於該第一 fif〇 衝器中之資料量’其中該第—整數除數依照儲存於該第： FIFO缓衝器中之資料量所控制、以該第一時脈轉換該至 少一第一類比訊號成至少一第一資料、以該第一時脈^入 該至少一第一資料至一第一 FIF0緩衝器、以一第二訊號 從該第一 FIFO緩衝器輸出至少一第一資料，其中該第一 時脈和該第二訊號非同步。以該第二訊號輸出至少二第二 資料至一第二FIFO緩衝器、偵測儲存於該第二FIF〇緩 衝器中之資料量、將該第一訊號除以該一第二整數除數以 產生第二時脈，藉此調整儲存於該第二緩衝器中之 資料量，其中該第二整數除數依照儲存於該第二FIF〇緩 衝器中之資料量所控制、以該第二時脈從該第二FIF〇緩 衝器輸出該至少一第二資料，其中該第二時脈和該第二訊 號非同步、以該第二時脈轉換該至少一第二資料成至少一 第二類比訊號、升頻轉該至少一第二類比訊號成至少一第 二RF訊號以及傳輸該至少一第二RF訊號。 參照本說明書之附圖，下述之實施方式將提供更詳細 200910786 的描述。 【實施方式】 下述為表達本發明之最佳模式。其目的乃用於 發ΐ之I般性原則，非用以限定本發明。而本發明ΐ適當 之乾圍清參見後附之專利申請範圍。 田 第3圖為依照本發明之一實施例之一 先出（FIFO)介面的一接收器3〇〇之方揷圖步先進 侵叹dUU之方塊圖。該接收器如〇 包括-射頻則端接收器310、一類比數位轉換器 (anaiog-to-digital converter, ADC)312、一第一作、、择 314、一 FIFO緩衝器321、一時脈控制器322、一可整 數除法器324、一基帶處理器33〇、一第 參考源340。 $ L原332和一 該射頻前端接收器31〇接收由發射器（未顯示於圖 1 斤發送之一射頻⑽信號，並且依照該第-信源314所產 生之至少一局部信號將該RF信號降頻轉換成至少一中頻 (乃1rim=a=requency，IF)信號。該至少一局部信號 乃由該低顫動第一信源314所產生以增加該信噪比 = gnal t0 nolse rati〇, SNR)且降低當降頻轉換時之相 阻塞效應。該ADC 312轉換該至少一中頻訊號成至 ^貝料和依該至少一局部訊號所產生的一第一可變頻 ^時脈輪出該至少-資料，用以避免額外低顫動信源之使 ，和滿足該低顫動時脈之需求。ADC 312的時脈產生程 序將於後述。該基帶處理器330於該至少一資料上，依照 Ϊ該第二信源332所產生之一第二訊號操作訊號處理^ 月匕，例如：傳輸模式偵測、時域資料處理、頻域資料處理 200910786 和通道編碼等。該第二信源332為一固定頻率信源，例如 二環式，盪器，以降低硬體成本。該第二訊號運作成該基 帶處理器330的一時脈：該第一信源314和該第二信源 332可共享一單一參考源34〇以進一步降低硬體成本。 由該第二信源332提供之該基帶處理器33〇的時脈可 與各個信號源所提供之該ADC 312的時脈非同步。因此需 要一非同步FIFO介面320來處理該ADC 312與該基帶處 理器330間該非同步資料之傳遞。該非同步fifo介面320 包括該FIFO緩衝器321、該時脈控制器322和該可變整 數除法器324。該FIFO緩衝器321耦接於該基帶處理器 330和該ADC 312間，緩衝兩者間該至少一資料的傳遞。 該FIFO緩衝器321依照一寫入時脈輸入該至少一資料和 依照一讀出時脈輸出該至少一資料至該基帶處理器33〇。 邊寫入時脈是ADC 312的時脈而該讀出時脈是該基帶處理 器330的時脈。該讀出時脈可由該第二信源直接提供或由 該基帶處理器330提供。然而，當該FIF〇緩衝器321的 寫入時脈和該FIFO緩衝器321的讀出時脈非同步時，則 該FIFO緩衝器321的資料量會漸增或漸減。 第4A圖表示該FIFO緩衝器321中的資料量遞減。舉 例而§，寫入時脈的頻率為4/τ而讀出時脈的頻率為 5/Τ。該FIFO緩衝器的讀出速度較該FIF〇緩衝器321的 寫入時脈快，因此該資料量在每個了期間内皆會遞減。參 考第4圖，FIFO—R表示該FIF0緩衝器321於此區域讀出 資料’FIF0_W表示該FIF0緩衝器321於此區域寫入資料， 而黑點表示該資料儲存於緩衝器。41〇表示於七時的該 FIFO緩衝器321，412表示於tc)+T時的該FIF〇緩衝器 11 200910786 321 ’而414表示於tMT時的FIFO緩衝器321。當該資 料量降至下限之下時’則FIF0緩衝器的空訊號會被拉高 而於下個期間發送「發生錯誤」（error happened)訊息。 第4B圖表示該FIFO緩衝器321内之資料量遞增。舉 例而言’寫入時脈的頻率為6/T讀出時脈的頻率為5/T。 该貧料量在每個τ期間内皆會遞增。參照第4A圖，420 表示於時的該FIF0緩衝器321，422表示於ti+T時的 j FIFO緩衝器321，而424表示於時的FIFO緩衝 器321。當該資料量超出上限之上時，則FiF〇缓衝器的 滿訊號會被拉高而於下個期間發送「發生錯誤」訊息。 如上所說，當該讀出時脈和該寫入時脈非同步，該 FIFO緩衝器會遭遇到過滿或過空的問題而導致資料傳遞 錯誤°然而，其可用控制該寫人時脈的頻率之方式避免。 第5圖是該接收器3〇〇中—非同步fif〇介面32〇之操作 方式流程圖。合併參照第3圖，在步驟510中，該可變整 數除法器324將從該第-信源314產生之該第—訊號除以 由該時脈控制器322所產生之一整數除數DQ以產生該寫 入時脈。在步驟520中該FIFO緩衝器321以該寫入時脈 輸入該至少-資料，並從該FIF〇緩衝器321以該讀出時 脈輸出該至少一資料至該基帶處理器33〇。 在步驟530中’該時脈控制器322偵測儲存於該fif〇 緩衝器321中的資料量是否達到一第一臨限。該第一臨限 為一預設值，用以決定儲存於該FIF〇緩衝器321之資料 量是否超過-上限，即是否過滿，而該上限;以界定儲存 於該HF0緩衝器321之資料量在上限安全範圍。當儲存 於該FIF〇緩衝器321之資料量未達該第—臨限，則再次 12 200910786 進行步驟520。 當儲存的資料量達到該第一臨限，則進行步驟540。 在步驟54〇中，該可變整數除法器⑽將從該第一 314所產生之第-訊號除以—由該時脈控制器322所控制 的整數除數D1，以產生該寫人時脈。該寫人時脈之 =低，讀出時脈’以減少儲存於該FIFO緩衝器321的 資料量。 在步驟550中，該FlF〇緩衝器321以該寫入時脈輸 誃：至：：料至該FlF〇、緩衝器321和以該讀出時脈將 二v-貝枓從該FIFO、緩衝器321輸出至該基帶處理哭 ==^頻钱刪讀峨增^ 緩衝測儲存於該_ :，值，用以決定儲存於該F_T器 該fIF〇緩触二/ 過空’ *該下限表示儲存於 π# D/衝益犯1中之#料量在下限安全範圍。若儲 3= 緩衝請中的資料量未達該第二臨限： 人進仃步驟550。 丹 臨右儲存於該FIF〇緩衝器321中之資料量達到該第二 法ί行步驟570。於該步驟570中，該可變整數^ 3=該第一信源314所產生之該第-訊號除2 讀：時，制器322所控制之第二整數除數D2，以產生 量it日、脈，達到調整儲存於該FIF〇緩衝器321中資料 存於二入時脈之頻率稍高於該讀出時脈以增加儲 '該FIFO緩衝器321之資料量。 13 200910786 雖然館存於該Fm)緩衝 上限（在步驟530令）或一下—」之貝科置無論達到一 侧，熟悉本技術人士可知道驟560中）皆連續被谓 資料量是否先達到一 者存3於否該门^緩衝請之 等，皆可被·、則俨 二者疋否同時達到上限及下限 寺自了被⑷仔。以上描述儘用於說明。 為了避免操作的複雜性，該第一-的滿訊號或空訊號，以降低改；可為相對 除數可改變於兩連續整的頻率。該整數 ,^ 蹩欺之間以更簡化該控制程序。依昭 2施例’該ADC312㈣基帶處理器3 序= 的問題可被解決。加入該非同步介面至該接收器300 = 可避免額外的低顫動信源，且、篇足兮 卿U且滿足該類比電路對該低顫動 #源，需求、，因而同時減少成本及增加效能。 第6圖為該第-信源314之詳細方塊圖。該第一_ 314更包括-合成器61〇、一電壓控制振盈器㈤^ control oscillator，vc〇) 62〇 和一局部信號產生器 630。該VC0 620依照一控制電壓輸出一 vc〇訊號至該局 部信號產生器630。該合成器610按照該參考源34〇和^〇 620輸出該控制該電壓以穩定該vc〇訊號在一期望頻率 上。該局部信號產生器630依照該VC0輸出該至少一第一 局部訊號。該第一訊號可被該VC0 620，或該局部信號產 生器630所提供。 第7圖為依照本發明實施例於單一晶片上使用一非同 步FIFO介面之一射頻（Radi〇 Frequency, RF)收發器700 的方塊圖。該RF收發器700包括一第一電路部、一第二 電路部和該非同步FIFO介面720。該第一電路部包括一 RF前端接收器711、一 RF前端發射器712、一第一信源 14 200910786 710、一類比數位轉換器（analog-to-digital converter， ADC) 713以及一數位類比轉換器（digital-to-analog converter，DAC) 714。該非同步FIFO介面720包括一第 一 FIFO緩衝器721、一第一時脈控制器723、一第一可變 整數除法器725、一第二FIFO缓衝器722、一第二時脈 控制器724和一第二可變整數除法器726。該第二電路部 包括一基帶處理器730、一第二信源732。該RF收發器 700更包括一參考源740。 該第一電路部有一由該第一信源71〇所產生之一第一 訊號。該第二電路部依照由該第二信源732所產生之一第 二訊號操作。該第二訊號運作成該第二電路部之一時脈。 該非同步FIFO介面720耦接於該第一電路部和該第二電 路部之間，緩衝該第一電路部和該第二電路部間至少一資 料的傳遞。 第8A圖為依照本實施例使用該非同步FIF〇緩衝器之 該RF收發器之該接收部操作方法流程圖。在步驟8丨〇中， 參照第7圖，該RF前端接收器711接收一由一發送器（未 顯示於圖中）所發送之第一抓訊號，以及於步驟812中， 依照至少一由該第一信源71〇所產生之局部訊號降頻轉 換該第- rf m號成至少一第一中頻（intermediate 汁=uency，IF)訊號。該至少一局部訊號乃由該低篮動第 一信源710所產生，以增加其信噪比（signal t〇 noise ratio，SNR)和降低於降頻轉換時的相鄰通道阻塞應。 由於該第二信源732提供之該基帶處理器73〇之時脈 可與由不同信源所提供的該ADC 713之時脈非同步。因 此，處理該基帶處理器730和該ADC 713間非同步資料傳 15 200910786 ，需要該非同步簡介面72〇。 緩衝器721之該第一寫入…、 田5亥弟一 FIFO 之兮楚 > 山Γ 寫時脈和該第一 FIFO緩衝哭791 脈乃非同步，故該第- _緩衝； 甲之貝枓量會遞增或遞減。 可盗 如上所述，當該第一讀出時脈和該第 該第緩衝器721將過空或過滿I: i之：ί:枓傳輸錯誤。然而，其可藉控制該第-寫入時 =率來避免此狀況。於步驟814，該第一時脈 723偵測儲存於該第一 _ 照儲存於該第一 FIF0緩衝器72 里和依 寫入時脈控制訊號。於步驟816中第第一 ;尸_-訊號除以二=== 第=:整，數:以產生該第一時脈。當儲存於該。 第-臨职緩衝'中之貝料量達到一第一臨限或-低於該 當—哲（之第二臨限，則該第一整數除數被改變以控制該 ”、、=時脈之頻率以調整儲存於該第一 FIF〇緩衝器中 資料量。s玄第一臨限可為滿訊號而該第二臨限可為 二汛號，以降低該第一整數除數之改變頻率。 於步驟818中’該ADC 713轉換該至少一第一中頻訊 =成至少—第一資料，並且以該第一寫入時脈輸出該至少 二第一資料，藉此避免額外的低顫動信源和滿足該低顫動 時脈的需求。 #、、,於步驟820中，當該至少一第一資料從該第一電路部 ，送至位於該接收路之該第二電路部時，則該第一 FlF〇 緩衝器721依照該第一寫入時脈輸入該至少一第一資料。 於步驟822中，該第一 FIFO緩衝器721以該第一讀 16 200910786 -讀出少T第一資料至該基帶處理器730。該第 7 3 0提二二;第二訊號直接提供或由該基帶處理器 生之一第/處理器730依照由該第二信源732所產 功能，於該至少一第一資料上操作訊號處理之 理和通道式制、時域資料處理、頻域資料處 者1可^碼^。該第二信源732為一固定頻率信源，或 器：以降二Γ成t源’二如；4用;器之一合成 可共用一單一炱去、β 7/(Λ ^ 个忒弟一仏源Υ32 夂老vs 7/1λ >考源740以進一步降低硬體成本。該單一 二節省成本可採用—般低頻信源，像是32. 768kHz水晶等 發器照本實施例使用該非同步介面之該抓收 拉^ °卩之操作方法流程圖。該發射部之操作方犬 第匕=部相似。於步驟824中，當至 料二 第-電路部傳送至該第一電路部時，該第二心= ^ 寫人時脈從該基帶處理器_入該至少 〜ΐ一“，並且依照一第二讀出時脈輸出該至少一第二 貝料至该DAC m。該第二寫人時脈可由該第二 7提9供或由該基帶處理器⑽提供。當該第二FI^緩衝ΐ m:該第二寫入時脈和該第二_緩 之= ^買出時脈乃非同步，則儲存於該第二刪緩衝3第 中之負料量將會遞增或遞減。 》722 如上所述’當该第二讀出時脈和該第二寫 步，則該第二F·緩衝器722將過空或過滿 = 會導致資料傳輸錯誤。然而，其可藉控制該第二讀二2 17 200910786 似於步驟826中，該第二時脈控制器 依昭儲f於存該第一觸緩衝器722中之資料量，且 讀ΐίίΓ第二FIF〇緩衝器722之資料量輸出該第二 器制矾號。於步驟828中，該第二可變整數除法 所控制之由該第二讀出時脈控制訊號 第-丄 除數以產生該第二時脈。當儲存於該 一： 緩衝器之資料量到達-第三臨限或-低於該第 之第四臨限，舰第二整數除法n被改變以控制該 790一二出時脈之頻率以調整儲存於該第二FIFO緩衝器 _中之f料量。該詳細操作方法與第5 ®中所述之-非 介面的操作方法相似。該第三臨限可以為滿訊 ^1第四臨限可以為空訊號，藉以降低該第二整數除數之 改變頻率。於步驟830，該第二緩衝器722以該DAC Y14 的時脈輪出該至少-第二資料至該Mc 714。 小=步驟832中，該DAC 714轉證該至少一第二資料成 至〈第一中頻吼號，以及輸出該至少一中頻訊號至該 RF前端發送器712。該DAC714的時脈乃依照該至少一局 部=號所產生’藉此避免額外的低顫動訊號和滿足該低顏 動日守脈之需求。於步驟834中，該rf前端發送器712依 照由該第二信源710所產生之至少一局部訊號，升頻轉換 該至少一第二中頻訊號成一第二RF訊號，以及如步驟 8 3 4/發，該第二R F訊號。該至少一局部訊號乃由該低顫 動第一仏源71 〇所產生，用以於升頻轉換時增加該信噪比 (SNR)。藉由加入該非同步介面至該收發器7〇〇可避免額 外低顫動信源，以及滿足類比電路對該低顫動時脈之需 求’因此’可同時降低成本及達到高效能。 18 200910786 雖然本發明已將較佳之實施例做揭露如上，然其非 以限定本發明。相反的’本發明意圖函蓋各種修改的型式 及明顯與本工藝相似的布局。因此，申請專利的範圍應做 最廣義之解釋以包括所有修改的型式及相似的布局。 19 200910786 【圖式簡單說明】 第1圖為傳統早晶片上RF收發器1 〇〇之方塊圖。 第2圖為傳統單晶片上使用FIF0緩衝器之RF收發 器之方塊圖。 第3圖為依照本發明實施例使用一非同步fifo介面 之一接收器300之方塊圖。 第4A圖表示該FIF0缓衝器321中之資料量正在 減。 增 第4B圖表示該FIF0、缓衝器奶巾之資料量正在遞 第5圖為於該接收器300中操作一非同步fif〇介面 之方法流程圖。 第6圖為該第一信源314之詳細方塊圖。 第7圖為依照本發明實施例於單晶片上使用一非同+ FIFO介面之一 RF收發器7〇〇之方塊圖。 v 第8A圖和第8B圖表示依照本發明實施例使用該非 同步FIFO介面720之該RF收發器之操作方法流程圖。 【主要元件符號說明】 100〜RF收發器； 120〜局部信源； 132〜數位辑比轉換器； 150〜時脈信源； 200〜RF收發器； 220〜局部信源； 24〇〜參考源； 110〜RF前端接收器； 130〜類比數位轉換器； 140〜參考源； 160〜基帶處理器； 210〜RF前端接收器； 230〜類比數位轉換器； 250〜時脈信源； 200910786 260〜基帶處理器； 212〜RF前端發射器； 272〜FIFO缓衝器； 310〜射頻前端接收器； 314〜第一信源； 322〜時脈控制器； 330〜基帶處理器； 340〜參考源； 620-VCO ； 700〜RF收發器； 711〜RF前端接收器； 713〜類比數位轉換器； 720〜非同步FIFO介面； 722〜第二FIFO缓衝器； 724〜第二時脈控制器； 270〜FIFO緩衝器； 232〜數位類比轉換器； 300〜接收器； 312〜類比數位轉換器； 321〜FIFO緩衝器； 324〜可變整數除法器； 3 32〜第二信源； 610〜合成器； 630〜局部信號產生器； 710〜第一信源； 712〜RF前端發射器； 714〜數位類比轉換器； 721〜第一 FEF0緩衝器； 723〜第一時脈控制器； 725〜第一可變整數除法器 726〜第二可變整數除法器；730〜基帶處理器； 732〜第二信源； 740〜參考源。 21

Claims (1)

1. 200910786 十、申請專利範圍： 入面t種非同步先進先出（FirSt in fist out，觸） :脈乃非d:之_介面的-讀出時脈和-寫入 ri辞^^FlF〇緩衝器，以該寫入時脈輸入一數位訊號，及 該5貝出時脈輸出一數位訊號； :時脈控制器，依儲存於FIFO緩衝器中之資料量輸 出一蚪脈控制訊號；以及 ϋΐι :變整數除法器，將—第—訊號除以—被該時脈 所控制之整數除數以產生該讀出時脈或寫入時 ^ 9此5周整儲存於該FIFO緩衝器中資料量。 2.如申睛專利第丨項所述之一非同步η叩介面，其 於FIFO:緩衝器之資料量達到一第一臨限或一低 二5弟L限之第二臨限，則該整數除數被改變以調整儲 存於FIFO緩衝器之資料量。 ^如申請專利第2項所述之一非同步FlF〇介面，其 «亥第一臨限為滿訊號，而該第二臨限為空訊號。 4.=如申請專利第1項所述之一非同步FIFO介面，其 田該非同步FIF〇介面從一類比數位轉換器 na og-to-chguai converter，ADC)接收該數位資料， 則該ADC之時脈為該寫入時脈； 當，非同步FIFO介面將該數位資料輸出至一數位類 比轉換器（Digital-to-analog converter, DAC)，則該 DAC之時脈為該讀出時脈。 > 5.如申請專利第1項所述之一非同步FIFO介面，其 中該第一訊號由一低顫動信源所產生。 22 200910786 ㈣^申凊專利第4項所述之—非同步FIFO介面，其 “位‘步，。敕緩衝器、該狐、該DAC和該低顫動ί 原白位於—早一整合電路之中。 申睛專利第1項所述之—非同步FIFG介面，盆 中5“出時脈和該寫入時脈使用一單一參考源。 - 由兮申请專利第1項所述之一非同步FIF0介面，其 ^正數除數乃改變於兩連續整數之間。 /、 而夕！非同步先進先出（First in fist。此fif〇)介 一卞士方法，其中該非同步FIFO介面之一讀出時脈和 一寫入％脈為非同步，包括： 以寫入時脈輸入數位資料至該FIFO緩衝器； 偵侧儲存於該FIFO緩衝器之資料量； 將第一訊號除以一被該時脈控制訊號所控制之一整 數除數以產生該讀料脈或寫人時脈，藉此調整儲存於該 FIFO緩衝器中資料量；以及 以该讀出時脈從該FIFO緩衝器輸出數位訊號。 。1〇.如申請專利範圍第9項所述之一非同步fIF〇介面 之^喿作方法，其巾當儲存於該F⑽緩衝器之資料量達到 第一臨限或一低於該第一臨限之第二臨限，則改變該整 數除數以調整儲存於該FIFO緩衝器之資料量。 1。1·如申請專利範圍第10項所述之一非同步FIF()介 面之操作方法，其中該第一臨限為滿訊號，而該二 為空訊號。 & 12.如申請專利範圍第9項所述之一非同步fif〇出介 面之，作方法，其中當該非同步FIF〇介面從一類比數位 轉換器（Analog-to-digital converter，ADC)接收該數位 23 200910786 資料，則5亥ADC之時脈為該寫入時脈； +魏ίΐ非同步刪介面將該數位資料輸出至一數位類 anal〇g C〇nVerter，DAC)，則該 DAC之恰脈為該讀出時脈。 \3.如申請專利範圍第9項所述之一非同步FIF〇出介 面之^作方法’其中該第—訊號由—低顫動信源所產生。 。·汝申明專利範圍第9項所述之一非同步ρifo出介 *乍方法其中5亥整數除數乃改變於兩連續整數之 間。 、 剛Ί —種具有非同步先進先出（FirSt in first out， FIFO);丨面之電路，包括： 號； 第電路部，具有產生自一第一信源之一第一訊 路部依―第二訊號操作且與該第一電 一非同步FIFO介面，包括： - FIFO緩衝裝置’輕接於該第一及第二電路部之 間’.用以緩衝傳輸於該第-及第二電路部間之至少一筆資 ί二ί中該FIF〇緩衝裝置依照-寫入時脈輸入該自少-筆貝料，且依照-讀出時脈輸出該至少—筆資料； 料餘職置，依照财於該FIFQ緩衝裝置之資 枓1輸出至少一時脈控制訊號；以及 電路法裝置’當駐少—筆㈣由該第一 電路部時，為該FIFG緩衝器將該第 =虎除P紐除數^生該“_，當駐少 -貝料由該第：電路部傳送至該第—電路部時，為該刪 24 200910786 緩衝器將+該第一訊號❺以—整數除數以產生該讀出時 =其中藉由將該第一訊號所產生的該寫入時脈及該讀出 時脈與該第二訊號乃非同步。 16.如申請專利範圍第15項所述之一種具有非同步 二〇介面之電路，其中當該至少一筆資料由該第一電路 :專送至該第二電路部時，職FIFG緩衝裝置依照該第 -訊號輸出儲存於該FIFQ緩衝裝置之資料，而當該至少 -筆資料由該第二電路部傳送至該第—電路料，則該 =0緩㈣置依照該第二訊號輸人㈣以儲存於該_ π.如申請專利範圍第16項所述之一種 FIF0:面之電路，其中，該第-電路部更包括. 祕Μ ^局邛訊唬（local Slgnal)降頻轉 換（d〇wn-convert i ng)該射頻訊號 -類入時=少 ====== 18.如申請專利範圍第16項 刪介面之電路，其中該第一電路;1 更之包|具有非同步 ,卜一 J射頻(Radi。FrequenCy，RF)前端發送器，依 シ一局部訊號（local si 升$ …、 至少一類比mm。 1轉換（up-⑺nverti叩） -料騎頻訊號； 數位類比轉換器（_’以讀出時脈轉換該至少一 25 200910786 資料成該至少一類比訊號； 其中該至少-資料依照該第二訊號輸入於該刚缓 ^ ，且依照該讀出時脈從該FIFO緩衝裝置輸出。 讓1^申請專顧㈣15項所狀—種具有非同步 FiF〇 ;丨面之電路，其中當儲存於該第一 FIFO緩衝哭之資 =卜第-臨限或一低於該第一臨限之第二衝“ 第一，數除數被改變以調整儲存於該第一聊緩衝器之 資料量。 剛It申請專利範圍第19項所述之一種具有非同步 ㈣Λ之電路’其中該第—臨限是滿訊號，而該第二 Sa限疋空訊號。 2^巾請專鄉㈣15項所述之—種具有非同步 FIFO二面之電路，其中該第一電路部更包括： 端接收器，用以接收—第—射頻訊號，依 ,，?、至少一局邻訊號降頻轉換該第一射頻訊 一類比訊號； 夕弟 換至送器，依照該至少—局部訊號升頻轉 、 〃第一頰比訊號成該第二射頻訊號； 比，位轉換器⑽)，以一第一寫入時脈轉換該 主乂 弟一類比訊號成至少一第一資料； 一數位類比轉換器（DAC) ’以一第二讀出時談 至^ 一第二資料成至少一第二類比訊號； 、°Λ β 該至少—f料包括該至少一第―資料和至少一 苐二^料；而該FIF0緩衝裝置更包括： 夕 第一 FIFO緩衝器，耦接於該第一及第二 間’依照該第—寫入時脈輸入該至少一第-資料，依照L 26 200910786 第二時脈輪出該至少一第一資料；及 第—FIF0缓衝器，耦接於該第一和第二電路部 間，依照該第二時脈輸入該至少一第二資料，依照二 颉出時脈輸出該至少一第二資料； 該時脈控制裝置更包括： &，第—時脈控制器，依照儲存於該第一 FIFO緩衝器 的貝叉量輸出一第一寫入時脈控制訊號；以及 的次祖時脈控制器，依照儲存於該第二刚緩衝器 的貝枓置輸出一第二讀出時脈控制訊號； 該可變整數除法裝置更包括： 脈的：第第將用以產生該第-寫入時 制沾—哲3 除 由该第—寫入時脈控制訊號所控 mm —整數除數’以觀料於料—m緩衝器 的資料量；以及 打窃 -第二可變整數除法器’將用以產生該第二讀出時 m訊號除以一被第二讀出時脈控制訊號所控制 ίϋ數除數，以賊儲存於該第：觸緩衝器的 削2^申請專職_21項料之—種具有非同步 ;丨面之電路，其中當儲存於該第一 fif〇緩衝器之 第：一第一臨限或一低於該第一臨限之第二臨限，該 數除數被改變以觀儲存於該第—刪緩衝器之 當儲存於該第二⑽緩衝器之資料量達到—第三臨 變二；:限之第四臨限’該第二整數除數被改 心^周整儲存w第二觸緩衝器之資料量。 27 200910786 23·如申請專利範圍第22項所述之一種具有非同步 F_IF0 ^丨面之電路，其中該第一和第三臨限為滿訊號而第 二和第四臨限為空訊號。 24. 如申請專利範圍第15項所述之一種具有非同步 FIFO "面之電路，其中該第一電路部、該第二電路部和 該非同步FIFO介面乃位於一單晶片中。 25. 如申請專利範圍第15項所述之一 删=面之電路，其中該第一信源更包括：有非心 一電壓控制振盪器（Voltage C〇ntrol 〇 U1 二依照一控制電壓輸出—vc〇訊號； 1 一 訊號==該：，依照-單-參考源和謂 出至小局Γ信號產生11，減該VCQ，依照該VCO訊號輸 出主> ~局部訊號； 提供其巾該第—訊射㈣或該局部信號產生器所 27! ΐ 其中該第二訊號是一高顫動信源。 7.如申請專利範圍第15 FIFO介面之雷牧.^ ^ 種具有非同步 28 中該第二訊號是^定頻率訊號。 屬介利範圍第26項所述之一種具有非同步 生。 ，其中§亥第二訊號由一環式振盪器所產 29.如申凊專利範圍一 FIFO介面之電路，貝所11之牙重具有非同步 3 0.如申中5'弟一訊號是一低勤動信源。 月專利域第15項所述之—種具有非同步 28 200910786 括 FIFO介面之電路，其中該第一訊號是一可變頻率訊號。 31. 種具有一非同步介面之收發器之操作方法，包 接收至少一第一射頻（RF)訊號； 號 降頻轉換該至少一第一妳訊號成至少一第—類比訊 量 偵側儲存於一第一先進先出（FIFO)緩衝器之資料 將用以產生一第一時脈之一第一訊號除以—第一整 數f數以調整儲存於該第一 FIFO緩衝器之資料量，其中 該第一整數除數仍依照儲存於該第一 FIFO緩衝器之資料 量所控制； π 以該第一時脈轉換該至少一第一類比訊號成該至少 一第一資料； 以該第時脈輸入該至少一第一資料於該第一 fif〇 緩衝器； 以第一訊諕輸出該至少一第一資料於該第一 FIFO緩 _器’其中該第一時脈和該第二訊號乃非同步； 以該第二訊號輸入至少一第二資之該 緩衝器； 偵侧儲存於該第二FIFO緩衝器之資料量； 將用以產生該第二時脈之該第—訊號除以—第二整 ▲除數以調整儲存於該第二FIFQ緩衝器之資料量，其中 f第-整數除數乃依照儲存於該第二FIFQ緩衝器之資料 置所控制； 少一第 以該第二時脈從該第 29 200910786 -貝料’其中該第二時脈和該第二訊號乃 以該第二時脈轉換該至少一 ’， 類比訊號； 第一貝枓成至少一第 升頻轉換該至少一蜜__ 號；以及 第一類比訊號成至少一第二RF訊 發送該至少—第二RF訊號。 32. 如申請專利範圍第31項 步介面之收發H之操作方法，t巾.種，、有一非同 限或-當第臨二緩？的資料量達到-第-臨 改變以調整健存於該第乂;；：:衝=整數除數被 备儲存於該第二FIF〇緩衝器的資料 限或低於該第三臨限之—第四臨限，則 =二U 改變以調整儲存於該第二刪緩衝^4 —整數除數被 33. 如申請專利範圍第32項所述之一 步介面之收發器之操作方法，其中該第非同 訊號而該第二和第四臨限為空訊號。 一 D限為滿 30