TWI680651B - 射頻訊號處理裝置 - Google Patents

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TWI680651B
TWI680651B TW107100196A TW107100196A TWI680651B TW I680651 B TWI680651 B TW I680651B TW 107100196 A TW107100196 A TW 107100196A TW 107100196 A TW107100196 A TW 107100196A TW I680651 B TWI680651 B TW I680651B
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buffer
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許漢桐
Han Tung Hsu
詹文正
Wen Cheng Chan
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立積電子股份有限公司
Richwave Technology Corp.
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    • G—PHYSICS
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    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
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Abstract

一種射頻訊號處理裝置，裝置包括有處理器與緩衝記憶體電路，並設有與主機連線的主機界面，以及傳送與接收射頻訊號的射頻電路。處理器用以處理通過射頻電路接收或發送的射頻訊號，並數位轉換接收的射頻訊號為一數據，或轉換數據為發送的射頻訊號。緩衝記憶體電路中設有控制器以及兩個緩衝記憶體，在此記憶體架構下，可以讓系統在其中之一緩衝區運作時，還可以另一緩衝區處理另外的工作，不受到一個緩衝區一次只能執行一項工作的限制，並且解決習知記憶體在有限時間內緩衝區填不滿而致使資料傳輸量不足的效能不彰的問題。

Description

射頻訊號處理裝置
揭露書公開一種訊號處理裝置，特別是指一種包括有兩組緩衝記憶體的射頻訊號處理裝置。
習知的無線訊號收發器具有一個緩衝記憶體，以暫存準備用來傳輸與寫入的數據。然而，根據一般記憶體的限制，緩衝記憶體難以同時運行發射與接收程序，因此在有限時間內，緩衝記憶體也難以填滿而限制了資料傳輸量，導致傳輸效能不彰。
根據一實施例，射頻訊號處理裝置包括有處理器與緩衝記憶體電路。處理器用以處理通過射頻電路接收或發送的射頻訊號，處理器並能數位轉換接收的射頻訊號為數據，或轉換數據為發送的射頻訊號。緩衝記憶體電路電性連接處理器，包括控制器、第一緩衝記憶體與第二緩衝記憶體，緩衝記憶體電路用以電性連接主機界面。
控制器用以在第一時間槽內完成第二緩衝記憶體與主機界面之間的第二數據的傳輸，以及在第二時間槽內完成第一緩衝記憶體與主機界面之間的第三數據的傳輸；且每一時間槽包括一第一比例時間與一第二比例時間。在第一時間槽的第一比例時間內，控制器控制第一緩衝記憶體完成與處理器之間第一數據的傳輸； 在第二時間槽的第一比例時間內，控制器控制第二緩衝記憶體完成與處理器之間第二數據的傳輸。
根據另一實施例，射頻訊號處理裝置包括有處理器與緩衝記憶體電路。處理器用以處理通過射頻電路接收或發送的射頻訊號，處理器數位轉換接收的該射頻訊號為數據，或轉換數據為發送的射頻訊號。緩衝記憶體電路電性連接該處理器，包括控制器、第一緩衝記憶體與第二緩衝記憶體，且緩衝記憶體電路用以電性連接主機界面。
第一緩衝記憶體包括兩個緩衝區，第二緩衝記憶體包括兩個緩衝區。控制器用以在第一時間槽內完成第二緩衝記憶體的其中之一緩衝區與主機界面之間的第二數據的傳輸，以及在第二時間槽內完成第一緩衝記憶體的其中之一緩衝區與主機界面之間的第三數據的傳輸。該每一時間槽包括第一比例時間與第二比例時間。在第一時間槽的第一比例時間內，控制器控制第一緩衝記憶體的兩個緩衝區其中之一完成與處理器之間第一數據的傳輸。在第二時間槽的第一比例時間內，控制器控制第二緩衝記憶體的兩個緩衝區之一完成與處理器之間第二數據的傳輸。
為了能更進一步瞭解本發明為達成既定目的所採取之技術、方法及功效，請參閱以下有關本發明之詳細說明、圖式，相信本發明之目的、特徵與特點，當可由此得以深入且具體之瞭解，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。
10‧‧‧從收發器
101‧‧‧主機界面
102‧‧‧緩衝記憶體電路
1021‧‧‧記憶體控制器
1022‧‧‧緩衝記憶體
1022a‧‧‧接收緩衝區
1022b‧‧‧發射緩衝區
103‧‧‧處理器
104‧‧‧射頻電路
12‧‧‧主收發器
121‧‧‧主機界面
122‧‧‧緩衝記憶體電路
1221‧‧‧記憶體控制器
1222‧‧‧緩衝記憶體
1222a‧‧‧接收緩衝區
1222b‧‧‧發射緩衝區
123‧‧‧處理器
124‧‧‧射頻電路
15‧‧‧第一數據
16‧‧‧第二數據
17‧‧‧第三數據
30‧‧‧射頻訊號處理裝置
301‧‧‧主機界面
303‧‧‧處理器
304‧‧‧射頻電路
302‧‧‧緩衝記憶體電路
3020‧‧‧控制器
3021‧‧‧第一緩衝記憶體
3022‧‧‧第二緩衝記憶體
3021a‧‧‧第一接收緩衝區
3021b‧‧‧第一發射緩衝區
3022a‧‧‧第二接收緩衝區
3022b‧‧‧第二發射緩衝區
40‧‧‧射頻訊號處理裝置
402‧‧‧緩衝記憶體電路
403‧‧‧處理器
401‧‧‧主機界面
404‧‧‧射頻電路
4020‧‧‧控制器
4021‧‧‧第一緩衝記憶體
4022‧‧‧第二緩衝記憶體
4021a‧‧‧第一緩衝區
4022a‧‧‧第二緩衝區
n、n+1‧‧‧頻道
501,503‧‧‧第一比例時間
502,504‧‧‧第二比例時間
505,506,507,508,509,510,511,512,513‧‧‧編號
601,603‧‧‧第一比例時間
602,604‧‧‧第二比例時間
605,606,607,608,609,610,611,612‧‧‧編號
70‧‧‧射頻訊號處理裝置
701‧‧‧主機界面
702‧‧‧緩衝記憶體電路
703‧‧‧處理器
704‧‧‧射頻電路
7020‧‧‧控制器
7021‧‧‧第一緩衝記憶體
7022‧‧‧第二緩衝記憶體
71‧‧‧第一數據
72,72’‧‧‧第二數據
73‧‧‧第三數據
81‧‧‧第一射頻訊號處理裝置
812‧‧‧緩衝記憶體電路
811‧‧‧主機界面
813‧‧‧處理器
814‧‧‧射頻電路
82‧‧‧第二射頻訊號處理裝置
821‧‧‧主機界面
822‧‧‧緩衝記憶體電路
823‧‧‧處理器
824‧‧‧射頻電路
8120,8220‧‧‧控制器
8121,8221‧‧‧第一緩衝記憶體
8122,8222‧‧‧第二緩衝記憶體
801,801’‧‧‧第一數據
802,802’,802”‧‧‧第二數據
803‧‧‧第三數據
21‧‧‧第一射頻訊號處理裝置
211‧‧‧主機界面
212‧‧‧緩衝記憶體電路
213‧‧‧處理器
214‧‧‧射頻電路
2120‧‧‧控制器
2121‧‧‧第一緩衝記憶體
2122‧‧‧第二緩衝記憶體
2121a‧‧‧第一接收緩衝區
2121b‧‧‧第一發射緩衝區
2122a‧‧‧第二接收緩衝區
2122b‧‧‧第二發射緩衝區
22‧‧‧第二射頻訊號處理裝置
221‧‧‧主機界面
222‧‧‧緩衝記憶體電路
223‧‧‧處理器
224‧‧‧射頻電路
2220‧‧‧控制器
2221‧‧‧第一緩衝記憶體
2222‧‧‧第二緩衝記憶體
2221a‧‧‧第一接收緩衝區
2221b‧‧‧第一發射緩衝區
2222a‧‧‧第二接收緩衝區
2222b‧‧‧第二發射緩衝區
111,111’‧‧‧第一數據
112‧‧‧第二數據
113,113’‧‧‧第三數據
114‧‧‧第四數據
151‧‧‧主收發器
153‧‧‧主機
155‧‧‧照相機
156‧‧‧監視器
157‧‧‧數位內容
圖1顯示射頻訊號處理裝置之間傳輸數據程序的一實施例之一；圖2顯示射頻訊號處理裝置之間傳輸數據程序的一實施例之二； 圖3顯示為射頻訊號處理裝置的主要電路實施例示意圖之一；圖4顯示為射頻訊號處理裝置的主要電路實施例示意圖之二；圖5顯示運作為主收發器的射頻訊號處理裝置的時序圖；圖6顯示運作為從收發器的射頻訊號處理裝置的時序圖；圖7顯示在一個射頻訊號處理裝置的兩個緩衝記憶體在不同時間與外部元件收發數據的示意圖；圖8顯示射頻訊號處理裝置之間傳輸數據程序的第一實施例之一；圖9顯示射頻訊號處理裝置之間傳輸數據程序的第一實施例之二；圖10顯示射頻訊號處理裝置之間傳輸數據程序的第一實施例之三；圖11顯示射頻訊號處理裝置之間傳輸數據程序的第一實施例之四；圖12顯示射頻訊號處理裝置之間傳輸數據程序的第二實施例之一；圖13顯示射頻訊號處理裝置之間傳輸數據程序的第二實施例之二；圖14顯示射頻訊號處理裝置之間傳輸數據程序的第二實施例之三；圖15顯示應用射頻訊號處理裝置的主從收發器實施例示意圖。
揭露書公開一種射頻訊號處理裝置，射頻訊號處理裝置之間傳輸數據程序的一實施例與基本電路可參考圖1與圖2所示，射頻訊號處理裝置例如是收發器，圖式示意表示兩個收發器的訊號發射與接收程序，兩個收發器分別擔任主從(master/slave)的角 色，如圖式左方設為從收發器(slave transceiver)10，通過主機界面101連接外部主機(未示於此圖)，並藉此與主機通訊。從收發器10設有緩衝記憶體電路102，其中包括記憶體控制器1021，用以控制緩衝記憶體1022的運作，緩衝記憶體1022中設有接收緩衝區1022a與發射緩衝區1022b。從收發器10更設有處理器103，用以轉換自主機端接收的數據為射頻訊號，再經射頻電路104發射出去；或是轉換自射頻電路104接收的射頻訊號為數據，並暫存於緩衝記憶體電路102的緩衝記憶體1022中。同理，主收發器12也有對應的硬體電路，包括與外部主機連接的主機界面121，主收發器12設有緩衝記憶體電路122，其中包括記憶體控制器1221，用以控制緩衝記憶體1222的運作，緩衝記憶體1222中設有接收緩衝區1222a與發射緩衝區1222b。主收發器12同樣設有處理器123以及射頻電路124。數據為數位的數據，且射頻訊號為類比的射頻訊號。
上述收發器發射與接收訊號的動作隨著系統時脈運行，一個時間槽(time slot)會區分為兩個時間段，分別運行發射或接收程序。
舉例來說，可參考圖1，一個時間槽的前3/4時間可提供從收發器10發射暫存其中緩衝記憶體電路102的發射緩衝區1022b的第一數據15至主收發器12的對應發射緩衝區1222b。期間經過從收發器10的處理器103執行數據轉換為射頻訊號，再經從收發器10的射頻電路104發射到主收發器12，由主收發器12的射頻電路124接收後，經處理器123轉換射頻訊號為數據，再暫存於緩衝記憶體1222的發射緩衝區1222b。
在圖1與圖2的實施例中，收發器(10,12)相較於習知技術，已具有同時運行發射與接收程序的功能。但收發器(10,12)中的緩衝記憶體(1022,1222)中的緩衝區(1022a,1022b,1222a,1222b)並未同時運行發射與接收程序，也就是從收發器10在發射儲存在 發射緩衝區1022b的第一數據15時，這個發射緩衝區1022b並未接收外部主機經主機界面101所寫入的數據。
因此，再如圖2所示，到了一個時間槽的後1/4時間時，若由主收發器12發射其中接收緩衝區1222a的數據(第三數據17)，經其處理器123與射頻電路124，傳送到從收發器10的接收緩衝區1022a，此時，從收發器10僅能運行由其發射緩衝區1022b接收主機的寫入的數據(第二數據16)。
揭露書另外公開一種射頻訊號處理裝置，此為一種無線通訊系統中的收發器，其中主要的電路特徵如圖3所示的實施例示意圖，圖中顯示一射頻訊號處理裝置30，其中緩衝記憶體電路302包括有兩組緩衝記憶體(buffer memory)，為第一緩衝記憶體3021與第二緩衝記憶體3022，以及控制這些記憶體運作的控制器3020。射頻訊號處理裝置30電路上包括有一處理器303，用以處理通過裝置中射頻電路304接收或發送的射頻訊號(RF signals)。處理器303實施例可為一數位訊號處理器(DSP)，可執行數位與類比數據轉換，例如數位轉換接收的射頻訊號為一數位數據，或轉換數據為用於發送出去的類比射頻訊號，所述射頻電路304可涵蓋收發訊號的天線與相關訊號轉換電路。射頻訊號處理裝置30設有連接外部主機(未顯示於此圖)的主機界面301。
由於同一個緩衝記憶體中的同一個緩衝區不能同時接收與發送數據，因此揭露書所提出的射頻訊號處理裝置30設有兩個緩衝記憶體，分別為第一緩衝記憶體3021與第二緩衝記憶體3022，其中各別有發射與接收的緩衝區。根據圖示的實施例，緩衝記憶體電路302電性連接處理器303，緩衝記憶體電路302中的緩衝記憶體包括第一緩衝記憶體3021，其中設有兩個緩衝區，如圖示的第一接收緩衝區3021a與第一發射緩衝區3021b，容量大小可以依照實際需求設計為相同或不同。緩衝記憶體還有第二緩衝記憶體3022，其中設有第二接收緩衝區3022a與第二發射緩衝區3022b， 同樣地，兩個緩衝區容量大小可為一樣或不同。緩衝記憶體電路302電性連接主機界面301，通過主機界面301接收外部主機傳送的數據，也通過主機界面301傳送數據到外部主機。
控制器3020為記憶體控制器(Memory Controller)，主要功能是管理與規劃從緩衝記憶體電路302中各緩衝記憶體到射頻訊號處理裝置30的處理器303，以及主機端中央處理器(CPU)間傳輸路徑與傳輸時脈。運作時，控制器3020根據需求定義記憶體運作時與外部裝置傳輸與發送數據的時間槽(time slot)，以此規範數據傳送與接收的時間，並管理第一緩衝記憶體3021與第二緩衝記憶體3022中緩衝區擔任的接收與發射角色以及傳輸方向。在一實施例中，每一時間槽可切分為第一比例時間與第二比例時間，第一比例時間長度比如為四分之三的時間槽，第二比例時間的長度則為四分之一的時間槽，當控制器控制緩衝記憶體電路與處理器之間的數據傳輸時，於同一時間槽的第二比例時間內執行與第一比例時間相反方向的數據傳輸。
在實施例所揭示的雙緩衝記憶體的架構下，如圖3所示實施例，可使得射頻訊號處理裝置30運作時，可以控制其中一個緩衝區運作時，同時能以另一緩衝區處理另一工作，即在傳輸或寫入數據時，射頻訊號處理裝置30可通過兩個不同的緩衝區分別運行。如此，相關系統的運作將不受到一個緩衝區一次只能執行一項工作的限制，能解決記憶體在有限時間內緩衝區填不滿而致使資料傳輸量不足的效能不彰的問題。
圖4顯示為射頻訊號處理裝置的主要電路另一實施例示意圖，此實施例顯示更為精簡的記憶體電路。所示射頻訊號處理裝置40設有緩衝記憶體電路402，其中包括兩個緩衝記憶體，與處理器403與主機界面401電性連接，通過主機界面401與外部主機傳輸數據，通過處理器403轉換數據，通過射頻電路404收發射頻訊號。
緩衝記憶體電路402同樣設有控制器4020與兩個緩衝記憶體，分別為第一緩衝記憶體4021與第二緩衝記憶體4022，這兩個緩衝記憶體(4021、4022)為獨立的記憶體，可以同時分別運作傳輸與寫入，不同於圖3顯示的實施例，此例顯示第一緩衝記憶體4021與第二緩衝記憶體4022分別僅設有一個緩衝區，可以為發射或接收緩衝區，在此分別標示為第一緩衝區4021a與第二緩衝區4022a，使得射頻訊號處理裝置40通過兩個不同的緩衝區同時運作傳輸(讀取)與寫入數據。
控制器4020控制著第一緩衝記憶體4021與第二緩衝記憶體4022中的緩衝區(4021a、4022a)運作。例如，控制器4020設定在第一時間槽(例如第一時間槽內)完成第二緩衝區4022a與主機界面401之間的數據傳輸，而同時，還可在第一時間槽的第一比例時間(例如第一時間槽的第一比例時間內)控制第一緩衝區4021a完成與處理器403的另一數據傳輸；到了下一個時間槽，如第二時間槽(例如第二時間槽內)，控制器4020完成第一緩衝區4021a與主機界面401之間的數據傳輸，而同時在第二時間槽的第一比例時間(例如第二時間槽的第一比例時間內)，控制器4020控制著第二緩衝區4022a與處理器403之間的數據傳輸。同理，在此雙緩衝區的記憶體運作機制下，相關系統的運作將不受到一個緩衝區一次只能執行一項工作的限制，可增進系統數據處理的效能。
所述系統較佳為一種包括有兩組緩衝記憶體的射頻訊號處理裝置，實施例可為無線收發器，運作時，在兩端主機設有射頻訊號處理裝置，角色分別為主收發器(master)與從收發器(slave)，可兩端主機通過射頻訊號進行通訊。
圖5顯示運作為主收發器的射頻訊號處理裝置運作的時序圖，相對地，圖6則顯示運作為從收發器的射頻訊號處理裝置的時序圖。
根據圖5所示存取射頻訊號處理裝置中緩衝記憶體電路的各緩衝區的時序，存取記憶體時，將時間隨著系統時脈切割為多個連續時間槽(time slot)，系統即隨著時間槽以頻道n、n+1等多個頻道循序存取緩衝區。
圖中顯示在頻道n的時間槽中切分為第一比例時間501與第二比例時間502，順序產生到頻道n+1的時間槽的第一比例時間503與第二比例時間504。以具有第一緩衝區與第二緩衝區的緩衝記憶體電路而言，控制器控制第一緩衝區接收自外部主機根據傳送指令所傳送的數據(編號509)，第一緩衝區即在第一比例時間501內將數據傳送出去(Tx表示為傳輸)(例如是完成由將第一緩衝區傳送數據至處理器)(編號505)，在第二比例時間502將第一緩衝區轉換為接收數據(Rx表示為接收)(例如是完成由處理器傳送數據至第一緩衝區)(編號506)。到了頻道n+1，第一比例時間503內，轉為傳送第二緩衝區的數據(例如是完成由第一緩衝區傳送數據至處理器)(編號507)，並在頻道n+1的第二比例時間504，轉為接收數據到第二緩衝區(例如是完成由處理器傳送數據至第二緩衝區)(編號508)。
在主機端，當外部主機傳送數據後，在頻道n中轉為接收來自第二緩衝區的數據(編號510)，到了同一時間槽的後半段，又轉為對第二緩衝區寫入數據的動作(編號511)，到了頻道n+1，則先接收第一緩衝區的數據(編號512)，再反過來傳送數據到第一緩衝區(編號513)。
以上顯示在主收發器的記憶體存取時序，相對地，如圖6顯示在從收發器的時序。如圖5同理，存取從收發器的記憶體時，將時間隨著系統時脈切割為多個連續時間槽，系統即隨著時間槽以頻道n、n+1等多個頻道循序存取緩衝區。
在頻道n中，時間槽被分為第一比例時間601與第二比例時間602。緩衝記憶體電路的控制器控制第一緩衝區在第一比例時間 601接收數據(編號605)，到了第二比例時間602轉為自第一緩衝區傳送數據(編號606)；對應地，外部主機在第一比例時間601中的前半段傳送數據到第一緩衝區(編號609)，到了後半段則轉為接收自第一緩衝區傳送的數據(編號610)。
到了頻道n+1，控制器在第一比例時間603控制第二緩衝區接收數據(編號607)，到了第二比例時間604反過來傳送第二緩衝區的數據(編號608)。此時，在頻道n+1的時間槽前半段，主機傳送數據到第二緩衝區(編號611)，並在後半段轉向接收自第二緩衝區的數據(編號612)。
依照以上具有雙緩衝區的緩衝記憶體電路的運作機制，可知在所述射頻訊號處理裝置中，第一時間槽與第二時間槽為連續的兩個時間槽，其中存取機制包括，記憶體控制器將控制緩衝記憶體電路於每一時間槽的時間內完成與主機界面間的數據傳輸。控制緩衝記憶體電路中的緩衝記憶體於每一時間槽的第一比例時間內完成與處理器之間的數據傳輸，反之，控制器再控制緩衝記憶體電路與處理器之間，於同一時間槽的第二比例時間內執行與第一比例時間相反方向的數據傳輸。
圖7顯示在一個射頻訊號處理裝置的兩個緩衝記憶體在不同時間與外部元件收發數據的示意圖，與上述實施例所述架構一致，其中顯示的射頻訊號處理裝置70設有主機界面701、緩衝記憶體電路702、處理器703與射頻電路704，其中，緩衝記憶體電路702設有控制器7020，以及兩個緩衝記憶體，分別為第一緩衝記憶體7021與第二緩衝記憶體7022，運作時，可以在不同時間槽與同一時間槽不同比例時間與外部元件完成數據傳輸與接收。
根據以上記憶體的存取機制，控制器7020將控制緩衝記憶體電路702中的緩衝記憶體(7021,7022)於每一時間槽的時間內完成與主機界面701間的數據傳輸；並於每一時間槽的第一比例時間內完成與處理器703之間的數據傳輸，再控制緩衝記憶體(7021, 7022)與處理器703之間於同一時間槽的第二比例時間內執行與第一比例時間相反方向的數據傳輸。
此例顯示，在第一時間槽第一比例時間，第一緩衝記憶體7021傳輸第一數據71至處理器703；同時，在第一時間槽，第二緩衝記憶體7022自主機界面701接收到第二數據72，如此顯示射頻訊號處理裝置通過第一緩衝記憶體7021與第二緩衝記憶體7022在同一時間對記憶體執行了傳送(讀取)與接收(寫入)的動作。時間進入第二時間槽，在第二時間槽的第一比例時間，控制器7020控制第二緩衝記憶體7022將剛剛接收到緩衝區的第二數據72’傳送到處理器703；同時，在第二時間槽，第一緩衝記憶體7021可以接收自主機界面701傳送的第三數據73，如此，同樣顯示裝置通過兩個緩衝記憶體(7021,7022)在第二時間槽內執行了傳送與接收的動作。
[第一實施例]
圖8顯示兩個分別設於不同主機端的射頻訊號處理裝置之間傳輸數據程序的實施例之一。圖示的系統包括有第一射頻訊號處理裝置81，可如一個傳輸系統的從收發器(slave)，設有緩衝記憶體電路812，通過主機界面811與外部主機(未示於此圖)通訊的主機界面811，通過處理器813執行類比與數位訊號轉換，通過射頻電路814收發射頻訊號，特別是能與第二射頻訊號處理裝置82通訊。第二射頻訊號處理裝置82可如傳輸系統的主收發器(master)，配置功能一致的主機界面821、緩衝記憶體電路822、處理器823與射頻電路824等主要電路單元，與從收發器配對後，可達成雙向通訊，但其主從角色並不限制射頻訊號處理裝置的數據傳輸的應用範圍。
根據實施例，可參照圖4所示的架構，第一射頻訊號處理裝置81與第二射頻訊號處理裝置82運作時依照上述實施例描述的時序與記憶體運作機制與其外部裝置傳輸訊息。射頻訊號處理裝 置(81,82)中緩衝記憶體電路(812,822)中分別設有控制器(8120,8220)以及兩個緩衝記憶體(8121,8122,8221,8222)，各自具有讀取與寫入數據的緩衝區(buffer)。
圖示的實施例顯示第一射頻訊號處理裝置81可先完成經由主機界面811與外部主機連線，圖示表示在第一時間槽通過主機界面811，由控制器8120控制第二緩衝記憶體8122(可為其中未示的發射緩衝區或是接收緩衝區)接收第二數據802；以及，與第二射頻訊號處理裝置82連線後，同樣在第一時間槽，可在其中第一比例時間(如前3/4時間)，由控制器8120控制自第一緩衝記憶體8121(可為其中未示的發射緩衝區或是接收緩衝區)中取得第一數據801，將第一數據801經處理器813轉換為射頻訊號後，經射頻電路814輸出到第二射頻訊號處理裝置82中對應的第一緩衝記憶體8221。期間，第二射頻訊號處理裝置82需要通過其射頻電路824接收第一數據801後，由其處理器823轉換為數位訊號，由控制器8220控制，儲存於對應的第一緩衝記憶體8221中。
上述實施例顯示各射頻訊號處理裝置(81,82)中設有可以同時處理傳送與接收的兩組緩衝記憶體(8121,8122,8221,8222)，也就是說，當第一射頻訊號處理裝置81傳送第一數據81到第二射頻訊號處理裝置82的同時，第一射頻訊號處理裝置81允許寫入第二數據802(可以為第一部分)到其緩衝記憶體中，不會受限於記憶體一次僅能處理傳送或接收的工作。
下一階段如圖9顯示，根據具有兩個緩衝記憶體架構的射頻訊號處理裝置的傳輸機制，應在上述第一時間槽內完成第一射頻訊號處理裝置81的第二緩衝記憶體8122與主機界面811之間的第二數據802傳輸，因此在此階段應該完成第二數據802的第二部分傳輸。
由於圖8所示實施例中，第二射頻訊號處理裝置82的第一緩衝記憶體8221在第一時間槽第一比例時間內已經完成接收第一數 據801，到了第一時間槽的第二比例時間，原則是，於同一時間槽的第二比例時間內執行與第一比例時間相反方向的數據傳輸。如圖9顯示第二射頻訊號處理裝置82中緩衝記憶體電路822的控制器8220控制第一緩衝記憶體8221將第一數據801’經主機界面821傳輸到外部主機。也就是在第一時間槽內，第二射頻訊號處理裝置82的第一緩衝記憶體8221完成了第一數據801,801’的寫入以及傳輸。
接著如圖10所示射頻訊號處理裝置之間傳輸數據程序的實施例。此圖顯示到了第二時間槽，情況與圖8接近，但是第一射頻訊號處理裝置81的第一緩衝記憶體8121與第二緩衝記憶體8122的傳輸角色互換，在第二時間槽的第一比例時間內，第一射頻訊號處理裝置81中緩衝記憶體電路812的控制器8120控制第二緩衝記憶體8122將之前步驟寫入的第二數據802’通過處理器813與射頻電路814傳送到第二射頻訊號處理裝置82，並在此第一比例時間內完成。
此例顯示，在控制器8120控制第二緩衝記憶體8122進行與處理器813之間的第二數據802’傳輸的同時，控制器8120允許第一緩衝記憶體8121與外部傳輸數據，即控制第一緩衝記憶體8121與主機界面811之間傳送第三數據803，可能僅第三數據803的第一部分，而連同第二部分，第三數據803應在第二時間槽內完成傳輸。此例係自外部主機(未示於此圖)經主機界面811將第三數據803寫入第一射頻訊號處理裝置8中緩衝記憶體電路812的第一緩衝記憶體8121。
圖11接著顯示進入第二時間槽的第二比例時間，根據此實施例，進入第二時間槽第二比例時間，也就是第三數據803(如其中的第二部分)應在此時間內完成寫入至第一射頻訊號處理裝置81中緩衝記憶體電路812的第一緩衝記憶體8121；或是，在特定實施例中，控制器8120應確保第三數據803傳輸完畢。同時，由於 圖10顯示在第一比例時間內由第一射頻訊號處理裝置81中第二緩衝記憶體8122將第二數據802’傳送到第二射頻訊號處理裝置82中對應的第二緩衝記憶體8222，到了第二時間槽第二比例時間，第二射頻訊號處理裝置82中緩衝記憶體電路822的控制器8220控制第二緩衝記憶體8222傳輸第二數據802”到主機界面821。
根據以上實施例，到了第一時間槽或第二時間槽的第二比例時間，射頻訊號處理裝置(81,82)處理與主機界面(811,821)的第二數據802(如圖9)或是第三數據803(如圖11)的傳輸步驟，相關的射頻訊號處理裝置(81,82)會繼續允許外部主機繼續通過主機界面(811,821)寫入到緩衝記憶體，直到完成寫入。
就圖8至11所示實施例而言，在同一時間槽(第一時間槽或第二時間槽)完成數據傳輸的工作，實現了具有兩個緩衝記憶體的射頻訊號處理裝置(81,82)可以在同一時刻處理數據傳送(讀取)與接收(寫入)的工作。
以上實施例中在第一射頻訊號處理裝置81或第二射頻訊號處理裝置82中的緩衝記憶體電路(812,822)可以發射緩衝區，或是接收緩衝區實現。
[第二實施例]
根據第二實施例，實施如圖3所描述的硬體架構，單一射頻訊號處理裝置30包括有連接外部主機的主機界面301、緩衝記憶體電路302(包括控制記憶體運行的控制器3020、第一緩衝記憶體3021與第二緩衝記憶體3022)、用以處理訊號轉換的處理器303，以及執行射頻訊號收發的射頻電路304，並可包括天線單元(未示)。其中，第一緩衝記憶體3021中依照發射與接收的分工區分有第一接收緩衝區3021a與第一發射緩衝區3021b，第二緩衝記憶體3022包括有第二接收緩衝區3022a與第二發射緩衝區3022b。其中，第一緩衝記憶體3021與第二緩衝記憶體3022可為 實體獨立的記憶體區塊，而個別區塊所分配的接收與發射緩衝區(3021a,3021b,3022a,3022b)可為邏輯區隔的緩衝區。
如圖12所示，一個系統中設有運作如從收發器(slave)的第一射頻訊號處理裝置21，以及運作如主收發器(master)的第二射頻訊號處理裝置22。其中，第一射頻訊號處理裝置21設有主機界面211、緩衝記憶體電路212、處理器213與射頻電路214，緩衝記憶體電路212包括控制器2120、第一緩衝記憶體2121與第二緩衝記憶體2122，第一緩衝記憶體2121設有第一接收緩衝區2121a與第一發射緩衝區2121b，第二緩衝記憶體2122設有第二接收緩衝區2122a與第二發射緩衝區2122b。第二射頻訊號處理裝置22設有主機界面221、緩衝記憶體電路222、處理器223與射頻電路224，緩衝記憶體電路222包括控制器2220、第一緩衝記憶體2221與第二緩衝記憶體2222，第一緩衝記憶體2221設有第一接收緩衝區2221a與第一發射緩衝區2221b，第二緩衝記憶體2222設有第二接收緩衝區2222a與第二發射緩衝區2222b。
在數據傳輸的程序實施例中，射頻訊號處理裝置中的緩衝記憶體電路的第一緩衝記憶體與第二緩衝記憶體可分別執行收發的步驟，而運行收發的時間槽可區分為第一比例時間(如前3/4 time slot)與第二比例時間(如後1/4 time slot)。
系統開始運作，在第一時間槽的第一比例時間內，第一射頻訊號處理裝置21中緩衝記憶體電路212的控制器2120控制第一緩衝記憶體2121的第一發射緩衝區2121b經處理器213與射頻電路214傳送第一數據111至第二射頻訊號處理裝置22中緩衝記憶體電路222的第一發射緩衝區2221b。同時，第一射頻訊號處理裝置21允許其中第二緩衝記憶體2122的第二發射緩衝區2122b接收外部主機經主機界面211寫入第二數據112。
在此實施例中，第一射頻訊號處理裝置21中緩衝記憶體電路212的控制器2120在第一時間槽內完成第二發射緩衝區2122b與 主機界面211之間的第二數據112的傳輸。在此第一時間槽內，第二射頻訊號處理裝置22中緩衝記憶體電路222的控制器2220可以控制第一接收緩衝區2221a與主機界面221之間進行或完成第三數據113的傳輸。
在此架構下，一個緩衝記憶體(如2121)的一個緩衝區不能同時接收與發送數據，於是提出第二個緩衝記憶體(如2122)的另一個對應的緩衝區，可以在第一個緩衝記憶體的一個緩衝區運作時，同時填入數據在第二個緩衝記憶體的另一個對應的緩衝區。當外部主機通過主機界面211存取第一射頻訊號處理裝置21時，主機界面與緩衝記憶體電路之間也無法同時進行讀取與寫入的動作，因此需要等待前一筆數據完成讀取或寫入時，主機界面與緩衝記憶體電路之間才能進行下一讀取或寫入的步驟。
圖13顯示情況為，如果圖12所示第一射頻訊號處理裝置21在第一時間槽第一比例時間內已經完成第二數據112寫入第二發射緩衝區2122b的步驟，而此時仍在傳送第一數據111，外部主機即可通過主機界面211開始讀取第二接收緩衝區2122a中暫存的第四數據114。並且，根據數據傳輸原則，這筆第四數據114仍應在一個時間槽(第一比例時間加上第二比例時間)內完成讀取。
圖14顯示另一延續圖12在第一時間槽內的實施例。在第一時間槽第二比例時間，已經完成上述第一數據111的傳輸，第二射頻訊號處理裝置22所連接的外部主機已經可以通過主機界面221讀取暫存在其第一發射緩衝區2221b的第一數據111’。
在此第一時間槽第二比例時間中，第二射頻訊號處理裝置22可以在此時間內將其緩衝記憶體電路222的第一接收緩衝區2221a在前述時間內接收的第三數據113’傳送到第一射頻訊號處理裝置21中對應的第一接收緩衝區2121a。同時，若上述第二數據112尚未完成寫入，仍繼續寫入第一射頻訊號處理裝置21中緩衝記憶體電路212的第二發射緩衝區2122b中，直到完成寫入為止。
在以上第二實施例中，兩個射頻訊號處理裝置(21,22)之間，或是個別與主機端的數據傳輸可能採用了緩衝記憶體中的兩個緩衝區(接收或發射緩衝區)之一，在實際實施時，緩衝記憶體中各緩衝區的角色可以互換。
上述實施例表示第二射頻訊號處理裝置在一個訊號傳輸系統中運作為主收發器(master)，而第一射頻訊號處理裝置運作如從收發器(slave)，如圖15所示，訊號傳輸系統包括一端主機153，通常也擔任著儲存器的角色，通過主機界面電性連接主收發器151，通過主收發器151與各從收發器(155,156,157)傳輸數據，設有從收發器的設備如各式電子裝置，如圖示的照相機155、監視器156與數位內容157，這類電子裝置產生大量的影像訊息，揭露書所提出具有雙緩衝記憶體的射頻訊號處理裝置的設計架構可以提供高效能的資料傳輸能力，並且降低一般常見於電腦系統中的記憶體串列週邊界面(Serial Peripheral Interface，SPI)的高傳輸時脈需求。
綜上所述，在揭露書所公開的射頻訊號處理裝置中，為了解決一個緩衝記憶體(buffer memory)中的一個記憶體緩衝區在同一時間僅能運作傳輸或寫入動作的限制，射頻訊號處理裝置設有實體分開的第一緩衝記憶體與第二緩衝記憶體，通過控制器的管理，可以使第一緩衝記憶體中的第一發射緩衝區(或第一接收緩衝區)與第二緩衝記憶體中的第二發射緩衝區(或第二接收緩衝區)同時運行，改善一個緩衝記憶體因一個緩衝區不能同時運行傳輸與寫入的限制，更解決了只設置一個緩衝記憶體時，因有限時間內緩衝區填不滿而致使資料傳輸量不足的效能不彰的問題。
值得一提的是，所述一個時間槽內有的一比例時間與第二比例時間的區分是與緩衝記憶體電路與處理器的傳輸時間有關，當某個緩衝區被填滿，或是清空，主機就可以開始讀出或寫入數據到緩衝區內。然而，主機與射頻訊號處理裝置的緩衝記憶體電路 之間也可能無法同時讀出與寫入數據，但主機與緩衝記憶體電路的讀寫時間與上述一個時間槽內的第一比例時間與第二比例時間可以沒有特定關聯。
惟以上所述僅為本發明之較佳可行實施例，非因此即侷限本發明之專利範圍，故舉凡運用本發明說明書及圖示內容所為之等效結構變化，均同理包含於本發明之範圍內，合予陳明。

Claims (19)

  1. 一種射頻訊號處理裝置，包括：一處理器，用以處理通過一射頻電路接收或發送的射頻訊號，該處理器數位轉換接收的該射頻訊號為一數據，或轉換該數據為發送的該射頻訊號；以及一緩衝記憶體電路，電性連接該處理器，包括一控制器、一第一緩衝記憶體與一第二緩衝記憶體，且該緩衝記憶體電路用以電性連接一主機界面；其中，該控制器用以在一第一時間槽內完成該第二緩衝記憶體與該主機界面之間的一第二數據的傳輸，以及在一第二時間槽內完成該第一緩衝記憶體與該主機界面之間的一第三數據的傳輸；且該每一時間槽包括一第一比例時間與一第二比例時間；其中，在該第一時間槽的該第一比例時間內，該控制器控制該第一緩衝記憶體完成與該處理器之間一第一數據的傳輸；以及在該第二時間槽的該第一比例時間內，該控制器控制該第二緩衝記憶體完成與該處理器之間該第二數據的傳輸。
  2. 如請求項1所述的射頻訊號處理裝置，其中該第一時間槽與該第二時間槽為連續的兩個時間槽，該控制器控制該緩衝記憶體電路於該每一時間槽的時間內完成與該主機界面間的數據傳輸；該控制器控制該緩衝記憶體電路於該每一時間槽的該第一比例時間內完成與該處理器之間的數據傳輸。
  3. 如請求項2所述的射頻訊號處理裝置，其中該控制器控制該緩衝記憶體電路與該處理器之間，於同一時間槽的該第二比例時間內執行與該第一比例時間相反方向的數據傳輸。
  4. 如請求項2所述的射頻訊號處理裝置，其中在該第一時間槽的該第二比例時間內，該控制器完成該第二緩衝記憶體與該主機界面之間的該第二數據的傳輸，同時，另一射頻訊號處理裝置的控制器控制其中第一緩衝記憶體開始與其主機界面之間該第一數據的傳輸。
  5. 如請求項4所述的射頻訊號處理裝置，其中於該第二時間槽的該第一比例時間內，該控制器完成該第二緩衝記憶體與該處理器之間的該第二數據傳輸，同時，該控制器控制該第一緩衝記憶體開始與該主機界面之間該第三數據的傳輸。
  6. 如請求項4所述的射頻訊號處理裝置，其中於該第二時間槽的該第二比例時間內，該控制器完成該第三數據的傳輸，同時，該另一射頻訊號處理裝置的控制器控制其中第二緩衝記憶體開始與其主機界面之間該第二數據的傳輸。
  7. 如請求項1至6之任一所述的射頻訊號處理裝置，其中該第一緩衝記憶體包括一第一接收緩衝區或一第一發射緩衝區；該第二緩衝記憶體包括一第二接收緩衝區或一第二發射緩衝區。
  8. 一種射頻訊號處理裝置，包括：一處理器，用以處理通過一射頻電路接收或發送的射頻訊號，該處理器數位轉換接收的該射頻訊號為一數據，或轉換該數據為發送的該射頻訊號；以及一緩衝記憶體電路，電性連接該處理器，包括一控制器、一第一緩衝記憶體與一第二緩衝記憶體，且該緩衝記憶體電路用以電性連接一主機界面，其中該第一緩衝記憶體包括兩個緩衝區，該第二緩衝記憶體包括兩個緩衝區；其中，該控制器用以在一第一時間槽內完成該第二緩衝記憶體的其中之一緩衝區與該主機界面之間的一第二數據的傳輸，以及在一第二時間槽內完成該第一緩衝記憶體的其中之一緩衝區與該主機界面之間的一第三數據的傳輸；且該每一時間槽包括一第一比例時間與一第二比例時間；其中，在該第一時間槽的該第一比例時間內，該控制器控制該第一緩衝記憶體的該兩個緩衝區其中之一完成與該處理器之間一第一數據的傳輸；以及在該第二時間槽的該第一比例時間內，該控制器控制該第二緩衝記憶體的該兩個緩衝區之一完成與該處理器之間該第二數據的傳輸。
  9. 如請求項8所述的射頻訊號處理裝置，其中該第一時間槽與該第二時間槽為連續的兩個時間槽，該控制器控制該緩衝記憶體電路於該每一時間槽的時間內完成與該主機界面間的數據傳輸；該控制器控制該緩衝記憶體電路於該每一時間槽的該第一比例時間內完成與該處理器之間的數據傳輸。
  10. 如請求項9所述的射頻訊號處理裝置，其中該控制器控制該緩衝記憶體電路與該處理器之間，於同一時間槽的該第二比例時間內執行與該第一比例時間相反方向的數據傳輸。
  11. 如請求項10所述的射頻訊號處理裝置，其中，於該第一緩衝記憶體或該第二緩衝記憶體中的該兩個緩衝區其中之一運作時，另一緩衝區仍接受其他數據填入。
  12. 如請求項11所述的射頻訊號處理裝置，其中，於該控制器完成該第一緩衝記憶體或該第二緩衝記憶體與該處理器之間的數據傳輸時，該第一緩衝記憶體或該第二緩衝記憶體即對應地接受一外部主機經該主機界面讀取或寫入數據。
  13. 如請求項11所述的射頻訊號處理裝置，其中，若於該第一時間槽第一比例時間完成該第二緩衝記憶體的其中之一緩衝區與該主機界面之間的該第二數據傳輸，該第二緩衝記憶體的另一緩衝區即接受一外部主機經該主機界面讀取或寫入數據。
  14. 如請求項13所述的射頻訊號處理裝置，其中，該外部主機經該主機界面讀取或寫入數據至該第二緩衝記憶體的另一緩衝區時，將於該第二時間槽的第一比例時間完成讀取或寫入。
  15. 如請求項11所述的射頻訊號處理裝置，其中，若於該第二時間槽第一比例時間完成該第一緩衝記憶體的其中之一緩衝區與該主機界面之間的該第三數據傳輸，該第一緩衝記憶體的另一緩衝區即接受一外部主機經該主機界面讀取或寫入數據。
  16. 如請求項15所述的射頻訊號處理裝置，其中，當於該第二時間槽第一比例時間完成該第一緩衝記憶體的其中之一緩衝區與該主機界面之間的該第三數據傳輸，於該第二時間槽的第二比例時間，該控制器控制該該第一緩衝記憶體的該緩衝區傳送該第三數據至該處理器，傳送至另一射頻訊號處理裝置。
  17. 如請求項8所述的射頻訊號處理裝置，其中，在該第一時間槽的該第二比例時間，該控制器控制該第一緩衝記憶體允許一外部主機經該主機界面存取該兩個緩衝區其中之一內的第一數據。
  18. 如請求項17所述的射頻訊號處理裝置，其中，若該外部主機於該第一時間槽第二比例時間並未完成存取該第一數據，將繼續存取該第一數據，並於該第二時間槽的第一比例時間完成存取。
  19. 如請求項8至18其中之一所述的射頻訊號處理裝置，其中該第一緩衝記憶體的該兩個緩衝區為一第一接收緩衝區與一第一發射緩衝區；該第二緩衝記憶體的該兩個緩衝區為一第二接收緩衝區與一第二發射緩衝區。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11102680B1 (en) * 2018-05-31 2021-08-24 Marvell Asia Pte, Ltd. Data transfer interface with reduced signaling

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000018052A1 (en) * 1998-09-24 2000-03-30 Omnipoint Corporation Management of time slot operations for wireless communication
US8165620B2 (en) * 2004-09-01 2012-04-24 Hitachi, Ltd. Radio communication apparatus with a bus dedicated to data transmission
US8825067B2 (en) * 2006-09-22 2014-09-02 Mitsubishi Electric Corporation Method, device and system for scheduling transfer of data from a mobile terminal to a base station

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2845889B2 (ja) * 1988-05-16 1999-01-13 株式会社日立製作所 衛星通信方式及び衛星通信システム
CA2507483C (en) * 2003-01-07 2012-11-13 Samsung Electronics Co., Ltd. Apparatus and method for controlling an output buffer in a hybrid automatic repeat request(harq) mobile communication system
KR20040096363A (ko) * 2003-05-09 2004-11-16 삼성전자주식회사 이동 통신 시스템의 기지국에서의 트래픽 스케줄링 장치및 방법
US7283503B1 (en) * 2005-06-24 2007-10-16 Silicon Laboratories, Inc. Communication apparatus including a buffer circuit having first and second portions for alternately storing results
US7801207B2 (en) * 2005-06-24 2010-09-21 St-Ericsson Sa Signal processing task scheduling in a communication apparatus
US7996704B2 (en) * 2007-08-21 2011-08-09 Richwave Technology Corp. Asynchronous first in first out interface and operation method thereof
US9083478B2 (en) * 2012-09-21 2015-07-14 Altera Corporation Apparatus and methods for determining latency of a network port
CN104714918B (zh) * 2013-12-15 2018-01-12 中国航空工业集团公司第六三一研究所 主机环境下高速fc总线数据接收及缓冲方法
CN206164761U (zh) * 2016-09-14 2017-05-10 成都旋极星源信息技术有限公司 一种通用数字对讲机射频soc芯片

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000018052A1 (en) * 1998-09-24 2000-03-30 Omnipoint Corporation Management of time slot operations for wireless communication
US8165620B2 (en) * 2004-09-01 2012-04-24 Hitachi, Ltd. Radio communication apparatus with a bus dedicated to data transmission
US8825067B2 (en) * 2006-09-22 2014-09-02 Mitsubishi Electric Corporation Method, device and system for scheduling transfer of data from a mobile terminal to a base station

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