CN110011685A - 射频信号处理装置 - Google Patents
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- 238000012545 processing Methods 0.000 title claims abstract description 133
- 239000000872 buffer Substances 0.000 claims abstract description 394
- 230000005540 biological transmission Effects 0.000 claims abstract description 70
- 230000003139 buffering effect Effects 0.000 claims description 41
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 239000012536 storage buffer Substances 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims 2
- 230000008859 change Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 14
- 230000007246 mechanism Effects 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/16—Arrangements for detecting or preventing errors in the information received by using return channel in which the return channel carries supervisory signals, e.g. repetition request signals
- H04L1/18—Automatic repetition systems, e.g. Van Duuren systems
- H04L1/1829—Arrangements specially adapted for the receiver end
- H04L1/1835—Buffer management
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1673—Details of memory controller using buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W28/00—Network traffic management; Network resource management
- H04W28/02—Traffic management, e.g. flow control or congestion control
- H04W28/0278—Traffic management, e.g. flow control or congestion control using buffer status reports
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- Computer Networks & Wireless Communication (AREA)
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Abstract
本发明公开了一种射频信号处理装置，该装置包括有处理器与缓冲存储器电路，并设有与主机连接的主机界面，以及传送与接收射频信号的射频电路。处理器用以处理通过射频电路接收或发送的射频信号，并数字转换接收的射频信号为一数据，或转换数据为发送的射频信号。缓冲存储器电路中设有控制器以及两个缓冲存储器，在此缓冲存储器架构下，可以让系统在其中之一缓冲区运作时，还可以另一缓冲区处理另外的工作，不受到一个缓冲区一次只能执行一项工作的限制，并且解决现有技术中缓冲存储器在有限时间内缓冲区填不满而致使数据传输量不足的效能不彰的问题。
Description
技术领域
本发明涉及一种信号处理装置，尤其涉及一种包括有两组缓冲存储器(buffermemory)的射频信号处理装置。
背景技术
现有技术中的无线信号收发器具有一个缓冲存储器，以暂存准备用来传输与写入的数据。然而，根据一般缓冲存储器的限制，缓冲存储器难以同时运行发射与接收程序，因此在有限时间内，缓冲存储器也难以填满而限制了数据传输量，导致传输效能不彰。
发明内容
根据一实施例，射频信号处理装置包括有处理器与缓冲存储器电路。处理器用以处理通过射频电路接收或发送的射频信号，处理器并能数字转换接收的射频信号为数据，或转换数据为发送的射频信号。缓冲存储器电路电性连接处理器，包括控制器、第一缓冲存储器与第二缓冲存储器，缓冲存储器电路用以电性连接主机界面。
控制器用以在第一时间槽内完成第二缓冲存储器与主机界面之间的第二数据的传输，以及在第二时间槽内完成第一缓冲存储器与主机界面之间的第三数据的传输；且每一时间槽包括一第一比例时间与一第二比例时间。在第一时间槽的第一比例时间内，控制器控制第一缓冲存储器完成与处理器之间第一数据的传输；在第二时间槽的第一比例时间内，控制器控制第二缓冲存储器完成与处理器之间第二数据的传输。
根据另一实施例，射频信号处理装置包括有处理器与缓冲存储器电路。处理器用以处理通过射频电路接收或发送的射频信号，处理器数字转换接收的该射频信号为数据，或转换数据为发送的射频信号。缓冲存储器电路电性连接该处理器，包括控制器、第一缓冲存储器与第二缓冲存储器，且缓冲存储器电路用以电性连接主机界面。
第一缓冲存储器包括两个缓冲区，第二缓冲存储器包括两个缓冲区。控制器用以在第一时间槽内完成第二缓冲存储器的其中之一缓冲区与主机界面之间的第二数据的传输，以及在第二时间槽内完成第一缓冲存储器的其中之一缓冲区与主机界面之间的第三数据的传输。该每一时间槽包括第一比例时间与第二比例时间。在第一时间槽的第一比例时间内，控制器控制第一缓冲存储器的两个缓冲区其中之一完成与处理器之间第一数据的传输。在第二时间槽的第一比例时间内，控制器控制第二缓冲存储器的两个缓冲区之一完成与处理器之间第二数据的传输。
本发明所公开的射频信号处理装置，为了解决一个缓冲存储器(buffer memory)中的一个缓冲存储器中的缓冲区在同一时间仅能运作传输或写入动作的限制，射频信号处理装置设有实体分开的第一缓冲存储器与第二缓冲存储器，通过控制器的管理，可以使第一缓冲存储器中的第一发射缓冲区(或第一接收缓冲区)与第二缓冲存储器中的第二发射缓冲区(或第二接收缓冲区)同时运行，改善一个缓冲存储器因一个缓冲区不能同时运行传输与写入的限制，更解决了只设置一个缓冲存储器时，因有限时间内缓冲区填不满而致使数据传输量不足的效能不彰的问题。
为了能更进一步了解本发明为达成既定目的所采取的技术、方法及功效，请参阅以下有关本发明的详细说明、附图，相信本发明的目的、特征与特点，当可由此得以深入且具体了解，然而所附图式仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
关于本发明的优点与精神可以通过以下的发明详述及所附图式得到进一步的了解。
图1为射频信号处理装置之间传输数据程序的一实施例之一；
图2为射频信号处理装置之间传输数据程序的一实施例之二；
图3为为射频信号处理装置的主要电路实施例示意图之一；
图4为为射频信号处理装置的主要电路实施例示意图之二；
图5为运作为主收发器的射频信号处理装置的时序图；
图6为运作为从收发器的射频信号处理装置的时序图；
图7为在一个射频信号处理装置的两个缓冲存储器在不同时间与外部组件收发数据的示意图；
图8为射频信号处理装置之间传输数据程序的第一实施例之一；
图9为射频信号处理装置之间传输数据程序的第一实施例之二；
图10为射频信号处理装置之间传输数据程序的第一实施例之三；
图11为射频信号处理装置之间传输数据程序的第一实施例之四；
图12为射频信号处理装置之间传输数据程序的第二实施例之一；
图13为射频信号处理装置之间传输数据程序的第二实施例之二；
图14为射频信号处理装置之间传输数据程序的第二实施例之三；
图15为信号传输系统实施例示意图。
主要图示说明
从收发器10 主机界面101
缓冲存储器电路102 存储控制器1021
缓冲存储器1022 接收缓冲区1022a
发射缓冲区1022b 处理器103
射频电路104 主收发器12
主机界面121 缓冲存储器电路122
存储控制器1221 缓冲存储器1222
接收缓冲区1222a 发射缓冲区1222b
处理器123 射频电路124
第一数据15 第二数据16
第三数据17
射频信号处理装置30 主机界面301
处理器303射频电路304
缓冲存储器电路302 控制器3020
第一缓冲存储器3021 第二缓冲存储器3022
第一接收缓冲区3021a 第一发射缓冲区3021b
第二接收缓冲区3022a 第二发射缓冲区3022b
射频信号处理装置40 缓冲存储器电路402
处理器403 主机界面401
射频电路404 控制器4020
第一缓冲存储器4021 第二缓冲存储器4022
第一缓冲区4021a 第二缓冲区4022a
频道n、n+1 第一比例时间501,503
第二比例时间502,504
编号505,506,507,508,509,510,511,512,513
第一比例时间601,603 第二比例时间602,604
编号605,606,607,608,609,610,611,612
射频信号处理装置70
主机界面701 缓冲存储器电路702
处理器703 射频电路704
控制器7020 第一缓冲存储器7021
第二缓冲存储器7022 第一数据71
第二数据72,72’ 第三数据73
第一射频信号处理装置81
缓冲存储器电路812 主机界面811
处理器813 射频电路814
第二射频信号处理装置82
主机界面821 缓冲存储器电路822
处理器823 射频电路824
控制器8120,8220
第一缓冲存储器8121,8221
第二缓冲存储器8122,8222
第一数据801,801’ 第二数据802,802’,802”
第三数据803
第一射频信号处理装置21
主机界面211 缓冲存储器电路212
处理器213 射频电路214
控制器2120 第一缓冲存储器2121
第二缓冲存储器2122 第一接收缓冲区2121a
第一发射缓冲区2121b 第二接收缓冲区2122a
第二发射缓冲区2122b
第二射频信号处理装置22
主机界面221 缓冲存储器电路222
处理器223 射频电路224
控制器2220 第一缓冲存储器2221
第二缓冲存储器2222 第一接收缓冲区2221a
第一发射缓冲区2221b 第二接收缓冲区2222a
第二发射缓冲区2222b 第一数据111,111’
第二数据112 第三数据113,113’
第四数据114
主收发器151 主机153
照相机155 监视器156
数字装置157
具体实施方式
本发明公开一种射频信号处理装置，射频信号处理装置之间传输数据程序的一实施例与基本电路可参考图1与图2所示，射频信号处理装置例如是收发器，图式示意表示两个收发器的信号发射与接收程序，两个收发器分别担任主从(master/slave)的角色，如图式左方设为从收发器(slave transceiver)10，通过主机界面101连接外部主机(未示于此图)，并藉此与主机通讯。从收发器10设有缓冲存储器电路(buffer memory circuit)102，其中包括存储控制器(Memory Controller)1021，用以控制缓冲存储器(buffer memory)1022的运作，缓冲存储器1022中设有接收缓冲区1022a与发射缓冲区1022b。从收发器10更设有处理器103，用以转换自主机端接收的数据为射频信号，再经射频电路104发射出去；或是转换自射频电路104接收的射频信号为数据，并暂存于缓冲存储器电路102的缓冲存储器1022中。同理，主收发器12也有对应的硬件电路，包括与外部主机连接的主机界面121，主收发器12设有缓冲存储器电路122，其中包括存储控制器1221，用以控制缓冲存储器1222的运作，缓冲存储器1222中设有接收缓冲区1222a与发射缓冲区1222b。主收发器12同样设有处理器123以及射频电路124。数据为数字的数据，且射频信号为模拟的射频信号。
上述收发器发射与接收信号的动作随着系统时脉(clock)运行，一个时间槽(timeslot)会区分为两个时间段，分别运行发射或接收程序。
举例来说，可参考图1，一个时间槽的前3/4时间可提供从收发器10发射暂存其中缓冲存储器电路102的发射缓冲区1022b的第一数据15至主收发器12的对应发射缓冲区1222b。期间经过从收发器10的处理器103执行数据转换为射频信号，再经从收发器10的射频电路104发射到主收发器12，由主收发器12的射频电路124接收后，经处理器123转换射频信号为数据，再暂存于缓冲存储器1222的发射缓冲区1222b。
在图1与图2的实施例中，收发器(10,12)相较于现有技术，已具有同时运行发射与接收程序的功能。但收发器(10,12)中的缓冲存储器(1022,1222)中的缓冲区(1022a,1022b,1222a,1222b)并未同时运行发射与接收程序，也就是从收发器10在发射储存在发射缓冲区1022b的第一数据15时，这个发射缓冲区1022b并未接收外部主机经主机界面101所写入的数据。
因此，再如图2所示，到了一个时间槽的后1/4时间时，若由主收发器12发射其中接收缓冲区1222a的数据(第三数据17)，经其处理器123与射频电路124，传送到从收发器10的接收缓冲区1022a，此时，从收发器10仅能运行由其发射缓冲区1022b接收主机的写入的数据(第二数据16)。
本发明另外公开一种射频信号处理装置，此为一种无线通信系统中的收发器，其中主要的电路特征如图3所示的实施例示意图，图中显示一射频信号处理装置30，其中缓冲存储器电路302包括有两组缓冲存储器(buffer memory)，为第一缓冲存储器3021与第二缓冲存储器3022，以及控制这些缓冲存储器运作的控制器3020。射频信号处理装置30电路上包括有一处理器303，用以处理通过装置中射频电路304接收或发送的射频信号(RFsignals)。处理器303实施例可为一数字信号处理器(Digital Signal Processor，DSP)，可执行数字与模拟数据转换，例如数字转换接收的射频信号为一数字数据，或转换数据为用于发送出去的模拟射频信号，所述射频电路304可涵盖收发信号的天线与相关信号转换电路。射频信号处理装置30设有连接外部主机(未显示于此图)的主机界面301。
由于同一个缓冲存储器中的同一个缓冲区不能同时接收与发送数据，因此本发明所提出的射频信号处理装置30设有两个缓冲存储器，分别为第一缓冲存储器3021与第二缓冲存储器3022，其中各别有发射与接收的缓冲区。根据图示的实施例，缓冲存储器电路302电性连接处理器303，缓冲存储器电路302中的缓冲存储器包括第一缓冲存储器3021，其中设有两个缓冲区，如图示的第一接收缓冲区3021a与第一发射缓冲区3021b，容量大小可以依照实际需求设计为相同或不同。缓冲存储器还有第二缓冲存储器3022，其中设有第二接收缓冲区3022a与第二发射缓冲区3022b，同样地，两个缓冲区容量大小可为一样或不同。缓冲存储器电路302电性连接主机界面301，通过主机界面301接收外部主机传送的数据，也通过主机界面301传送数据到外部主机。
控制器3020为存储控制器(Memory Controller)，主要功能是管理与规划从缓冲存储器电路302中各缓冲存储器到射频信号处理装置30的处理器303，以及主机端中央处理器(Central Processing Unit，CPU)间传输路径与传输时脉。运作时，控制器3020根据需求定义缓冲存储器运作时与外部装置传输与发送数据的时间槽(time slot)，以此规范数据传送与接收的时间，并管理第一缓冲存储器3021与第二缓冲存储器3022中缓冲区担任的接收与发射角色以及传输方向。在一实施例中，每一时间槽可切分为第一比例时间与第二比例时间，第一比例时间长度比如为四分之三的时间槽，第二比例时间的长度则为四分之一的时间槽，当控制器控制缓冲存储器电路与处理器之间的数据传输时，于同一时间槽的第二比例时间内执行与第一比例时间相反方向的数据传输。
在实施例所公开的双缓冲存储器的架构下，如图3所示实施例，可使得射频信号处理装置30运作时，可以控制其中一个缓冲区运作时，同时能以另一缓冲区处理另一工作，即在传输或写入数据时，射频信号处理装置30可通过两个不同的缓冲区分别运行。如此，相关系统的运作将不受到一个缓冲区一次只能执行一项工作的限制，能解决缓冲存储器在有限时间内缓冲区填不满而致使数据传输量不足的效能不彰的问题。
图4显示为射频信号处理装置的主要电路另一实施例示意图，此实施例显示更为精简的缓冲存储器电路。所示射频信号处理装置40设有缓冲存储器电路402，其中包括两个缓冲存储器，与处理器403及主机界面401电性连接，通过主机界面401与外部主机传输数据，通过处理器403转换数据，通过射频电路404收发射频信号。
缓冲存储器电路402同样设有控制器4020与两个缓冲存储器，分别为第一缓冲存储器4021与第二缓冲存储器4022，这两个缓冲存储器(4021、4022)为独立的缓冲存储器，可以同时分别运作传输与写入，不同于图3显示的实施例，此例显示第一缓冲存储器4021与第二缓冲存储器4022分别仅设有一个缓冲区，可以为发射或接收缓冲区，在此分别标示为第一缓冲区4021a与第二缓冲区4022a，使得射频信号处理装置40通过两个不同的缓冲区同时运作传输(读取)与写入数据。
控制器4020控制着第一缓冲存储器4021与第二缓冲存储器4022中的缓冲区(4021a、4022a)运作。例如，控制器4020设定在第一时间槽(例如第一时间槽内)完成第二缓冲区4022a与主机界面401之间的数据传输，而同时，还可在第一时间槽的第一比例时间(例如第一时间槽的第一比例时间内)控制第一缓冲区4021a完成与处理器403的另一数据传输；到了下一个时间槽，如第二时间槽(例如第二时间槽内)，控制器4020完成第一缓冲区4021a与主机界面401之间的数据传输，而同时在第二时间槽的第一比例时间(例如第二时间槽的第一比例时间内)，控制器4020控制着第二缓冲区4022a与处理器403之间的数据传输。同理，在此双缓冲区的缓冲存储器运作机制下，相关系统的运作将不受到一个缓冲区一次只能执行一项工作的限制，可增进系统数据处理的效能。
所述系统较佳为一种包括有两组缓冲存储器的射频信号处理装置，实施例可为无线收发器，运作时，在两端主机设有射频信号处理装置，角色分别为主收发器(master)与从收发器(slave)，可两端主机通过射频信号进行通讯。
图5显示运作为主收发器的射频信号处理装置运作的时序图，相对地，图6则显示运作为从收发器的射频信号处理装置的时序图。
根据图5所示存取射频信号处理装置中缓冲存储器电路的各缓冲区的时序，存取缓冲存储器时，将时间随着系统时脉切割为多个连续时间槽(time slot)，系统即随着时间槽以频道n、n+1等多个频道顺序存取缓冲区。
图中显示在频道n的时间槽中切分为第一比例时间501与第二比例时间502，顺序产生到频道n+1的时间槽的第一比例时间503与第二比例时间504。以具有第一缓冲区与第二缓冲区的缓冲存储器电路而言，控制器控制第一缓冲区接收自外部主机根据传送指令所传送的数据(编号509)，第一缓冲区即在第一比例时间501内将数据传送出去(Tx表示为传输)(例如是完成由将第一缓冲区传送数据至处理器)(编号505)，在第二比例时间502将第一缓冲区转换为接收数据(Rx表示为接收)(例如是完成由处理器传送数据至第一缓冲区)(编号506)。到了频道n+1，第一比例时间503内，转为传送第二缓冲区的数据(例如是完成由第二缓冲区传送数据至处理器)(编号507)，并在频道n+1的第二比例时间504，转为接收数据到第二缓冲区(例如是完成由处理器传送数据至第二缓冲区)(编号508)。
在主机端，当外部主机传送数据后，在频道n中转为接收来自第二缓冲区的数据(编号510)，到了同一时间槽的后半段，又转为对第二缓冲区写入数据的动作(编号511)，到了频道n+1，则先接收第一缓冲区的数据(编号512)，再反过来传送数据到第一缓冲区(编号513)。
以上显示在主收发器的缓冲存储器存取时序，相对地，如图6显示在从收发器的时序。如图5同理，存取从收发器的缓冲存储器时，将时间随着系统时脉切割为多个连续时间槽，系统即随着时间槽以频道n、n+1等多个频道顺序存取缓冲区。
在频道n中，时间槽被分为第一比例时间601与第二比例时间602。缓冲存储器电路的控制器控制第一缓冲区在第一比例时间601接收数据(编号605)，到了第二比例时间602转为自第一缓冲区传送数据(编号606)；对应地，外部主机在第一比例时间601中的前半段传送数据到第一缓冲区(编号609)，到了后半段则转为接收自第一缓冲区传送的数据(编号610)。
到了频道n+1，控制器在第一比例时间603控制第二缓冲区接收数据(编号607)，到了第二比例时间604反过来传送第二缓冲区的数据(编号608)。此时，在频道n+1的时间槽前半段，主机传送数据到第二缓冲区(编号611)，并在后半段转向接收自第二缓冲区的数据(编号612)。
依照以上具有双缓冲区的缓冲存储器电路的运作机制，可知在所述射频信号处理装置中，第一时间槽与第二时间槽为连续的两个时间槽，其中存取机制包括，控制器将控制缓冲存储器电路于每一时间槽的时间内完成与主机界面间的数据传输。控制缓冲存储器电路中的缓冲存储器于每一时间槽的第一比例时间内完成与处理器之间的数据传输，反之，控制器再控制缓冲存储器电路与处理器之间，于同一时间槽的第二比例时间内执行与第一比例时间相反方向的数据传输。
图7显示在一个射频信号处理装置的两个缓冲存储器在不同时间与外部组件收发数据的示意图，与上述实施例所述架构一致，其中显示的射频信号处理装置70设有主机界面701、缓冲存储器电路702、处理器703与射频电路704，其中，缓冲存储器电路702设有控制器7020，以及两个缓冲存储器，分别为第一缓冲存储器7021与第二缓冲存储器7022，运作时，可以在不同时间槽与同一时间槽不同比例时间与外部组件完成数据传输与接收。
根据以上缓冲存储器的存取机制，控制器7020将控制缓冲存储器电路702中的缓冲存储器(7021,7022)于每一时间槽的时间内完成与主机界面701间的数据传输；并于每一时间槽的第一比例时间内完成与处理器703之间的数据传输，再控制缓冲存储器(7021,7022)与处理器703之间于同一时间槽的第二比例时间内执行与第一比例时间相反方向的数据传输。
此例显示，在第一时间槽第一比例时间，第一缓冲存储器7021传输第一数据71至处理器703；同时，在第一时间槽，第二缓冲存储器7022自主机界面701接收到第二数据72，如此显示射频信号处理装置通过第一缓冲存储器7021与第二缓冲存储器7022在同一时间对缓冲存储器执行了传送(读取)与接收(写入)的动作。时间进入第二时间槽，在第二时间槽的第一比例时间，控制器7020控制第二缓冲存储器7022将刚刚接收到缓冲区的第二数据72’传送到处理器703；同时，在第二时间槽，第一缓冲存储器7021可以接收自主机界面701传送的第三数据73，如此，同样显示装置通过两个缓冲存储器(7021,7022)在第二时间槽内执行了传送与接收的动作。
[第一实施例]
图8显示两个分别设于不同主机端的射频信号处理装置之间传输数据程序的实施例之一。图示的系统包括有第一射频信号处理装置81，可如一个传输系统的从收发器(slave)，设有缓冲存储器电路812，通过与外部主机(未示于此图)通讯的主机界面811，通过处理器813执行模拟与数字信号转换，通过射频电路814收发射频信号，特别是能与第二射频信号处理装置82通讯。第二射频信号处理装置82可如传输系统的主收发器(master)，配置功能一致的主机界面821、缓冲存储器电路822、处理器823与射频电路824等主要电路单元，与从收发器配对后，可达成双向通讯，但其主从角色并不限制射频信号处理装置的数据传输的应用范围。
根据实施例，可参照图4所示的架构，第一射频信号处理装置81与第二射频信号处理装置82运作时依照上述实施例描述的时序与缓冲存储器运作机制与其外部装置传输讯息。射频信号处理装置(81,82)中缓冲存储器电路(812,822)中分别设有控制器(8120,8220)以及两个缓冲存储器(8121,8122,8221,8222)，各自具有读取与写入数据的缓冲区(buffer)。
图示的实施例显示第一射频信号处理装置81可先完成经由主机界面811与外部主机连接，图示表示在第一时间槽通过主机界面811，由控制器8120控制第二缓冲存储器8122(可为其中未示的发射缓冲区或是接收缓冲区)接收第二数据802；以及，与第二射频信号处理装置82连接后，同样在第一时间槽，可在其中第一比例时间(如前3/4时间)，由控制器8120控制自第一缓冲存储器8121(可为其中未示的发射缓冲区或是接收缓冲区)中取得第一数据801，将第一数据801经处理器813转换为射频信号后，经射频电路814输出到第二射频信号处理装置82中对应的第一缓冲存储器8221。期间，第二射频信号处理装置82需要通过其射频电路824接收第一数据801后，由其处理器823转换为数字信号，由控制器8220控制，储存于对应的第一缓冲存储器8221中。
上述实施例显示各射频信号处理装置(81,82)中设有可以同时处理传送与接收的两组缓冲存储器(8121,8122,8221,8222)，也就是说，当第一射频信号处理装置81传送第一数据801到第二射频信号处理装置82的同时，第一射频信号处理装置81允许写入第二数据802(可以为第一部分)到其缓冲存储器中，不会受限于缓冲存储器一次仅能处理传送或接收的工作。
下一阶段如图9显示，根据具有两个缓冲存储器架构的射频信号处理装置的传输机制，应在上述第一时间槽内完成第一射频信号处理装置81的第二缓冲存储器8122与主机界面811之间的第二数据802传输，因此在此阶段应该完成第二数据802的第二部分传输。
由于图8所示实施例中，第二射频信号处理装置82的第一缓冲存储器8221在第一时间槽第一比例时间内已经完成接收第一数据801，到了第一时间槽的第二比例时间，原则是，于同一时间槽的第二比例时间内执行与第一比例时间相反方向的数据传输。如图9显示第二射频信号处理装置82中缓冲存储器电路822的控制器8220控制第一缓冲存储器8221将第一数据801’经主机界面821传输到外部主机。也就是在第一时间槽内，第二射频信号处理装置82的第一缓冲存储器8221完成了第一数据801,801’的写入以及传输。
接着如图10所示射频信号处理装置之间传输数据程序的实施例。此图显示到了第二时间槽，情况与图8接近，但是第一射频信号处理装置81的第一缓冲存储器8121与第二缓冲存储器8122的传输角色互换，在第二时间槽的第一比例时间内，第一射频信号处理装置81中缓冲存储器电路812的控制器8120控制第二缓冲存储器8122将之前步骤写入的第二数据802’通过处理器813与射频电路814传送到第二射频信号处理装置82，并在此第一比例时间内完成。
此例显示，在控制器8120控制第二缓冲存储器8122进行与处理器813之间的第二数据802’传输的同时，控制器8120允许第一缓冲存储器8121与外部传输数据，即控制第一缓冲存储器8121与主机界面811之间传送第三数据803，可能仅第三数据803的第一部分，而连同第二部分，第三数据803应在第二时间槽内完成传输。此例为自外部主机(未示于此图)经主机界面811将第三数据803写入第一射频信号处理装置81中缓冲存储器电路812的第一缓冲存储器8121。
图11接着显示进入第二时间槽的第二比例时间，根据此实施例，进入第二时间槽第二比例时间，也就是第三数据803(如其中的第二部分)应在此时间内完成写入至第一射频信号处理装置81中缓冲存储器电路812的第一缓冲存储器8121；或是，在特定实施例中，控制器8120应确保第三数据803传输完毕。同时，由于图10显示在第一比例时间内由第一射频信号处理装置81中第二缓冲存储器8122将第二数据802’传送到第二射频信号处理装置82中对应的第二缓冲存储器8222，到了第二时间槽第二比例时间，第二射频信号处理装置82中缓冲存储器电路822的控制器8220控制第二缓冲存储器8222传输第二数据802”到主机界面821。
根据以上实施例，到了第一时间槽或第二时间槽的第二比例时间，射频信号处理装置(81,82)处理与主机界面(811,821)的第二数据802(如图9)或是第三数据803(如图11)的传输步骤，相关的射频信号处理装置(81,82)会继续允许外部主机继续通过主机界面(811,821)写入到缓冲存储器，直到完成写入。
就图8至11所示实施例而言，在同一时间槽(第一时间槽或第二时间槽)完成数据传输的工作，实现了具有两个缓冲存储器的射频信号处理装置(81,82)可以在同一时刻处理数据传送(读取)与接收(写入)的工作。
以上实施例中在第一射频信号处理装置81或第二射频信号处理装置82中的缓冲存储器电路(812,822)可以发射缓冲区，或是接收缓冲区实现。
[第二实施例]
根据第二实施例，实施如图3所描述的硬件架构，单一射频信号处理装置30包括有连接外部主机的主机界面301、缓冲存储器电路302(包括控制缓冲存储器运行的控制器3020、第一缓冲存储器3021与第二缓冲存储器3022)、用以处理信号转换的处理器303，以及执行射频信号收发的射频电路304，并可包括天线单元(未示)。其中，第一缓冲存储器3021中依照发射与接收的分工区分有第一接收缓冲区3021a与第一发射缓冲区3021b，第二缓冲存储器3022包括有第二接收缓冲区3022a与第二发射缓冲区3022b。其中，第一缓冲存储器3021与第二缓冲存储器3022可为实体独立的缓冲存储器区块，而个别区块所分配的接收与发射缓冲区(3021a,3021b,3022a,3022b)可为逻辑区隔的缓冲区。
如图12所示，一个系统中设有运作如从收发器(s lave)的第一射频信号处理装置21，以及运作如主收发器(master)的第二射频信号处理装置22。其中，第一射频信号处理装置21设有主机界面211、缓冲存储器电路212、处理器213与射频电路214，缓冲存储器电路212包括控制器2120、第一缓冲存储器2121与第二缓冲存储器2122，第一缓冲存储器2121设有第一接收缓冲区2121a与第一发射缓冲区2121b，第二缓冲存储器2122设有第二接收缓冲区2122a与第二发射缓冲区2122b。第二射频信号处理装置22设有主机界面221、缓冲存储器电路222、处理器223与射频电路224，缓冲存储器电路222包括控制器2220、第一缓冲存储器2221与第二缓冲存储器2222，第一缓冲存储器2221设有第一接收缓冲区2221a与第一发射缓冲区2221b，第二缓冲存储器2222设有第二接收缓冲区2222a与第二发射缓冲区2222b。
在数据传输的程序实施例中，射频信号处理装置中的缓冲存储器电路的第一缓冲存储器与第二缓冲存储器可分别执行收发的步骤，而运行收发的时间槽可区分为第一比例时间(如前3/4时间槽)与第二比例时间(如后1/4时间槽)。
系统开始运作，在第一时间槽的第一比例时间内，第一射频信号处理装置21中缓冲存储器电路212的控制器2120控制第一缓冲存储器2121的第一发射缓冲区2121b经处理器213与射频电路214传送第一数据111至第二射频信号处理装置22中缓冲存储器电路222的第一发射缓冲区2221b。同时，第一射频信号处理装置21允许其中第二缓冲存储器2122的第二发射缓冲区2122b接收外部主机经主机界面211写入第二数据112。
在此实施例中，第一射频信号处理装置21中缓冲存储器电路212的控制器2120在第一时间槽内完成第二发射缓冲区2122b与主机界面211之间的第二数据112的传输。在此第一时间槽内，第二射频信号处理装置22中缓冲存储器电路222的控制器2220可以控制第一接收缓冲区2221a与主机界面221之间进行或完成第三数据113的传输。
在此架构下，一个缓冲存储器(如2121)的一个缓冲区不能同时接收与发送数据，于是提出第二个缓冲存储器(如2122)的另一个对应的缓冲区，可以在第一个缓冲存储器的一个缓冲区运作时，同时填入数据在第二个缓冲存储器的另一个对应的缓冲区。当外部主机通过主机界面211存取第一射频信号处理装置21时，主机界面与缓冲存储器电路之间也无法同时进行读取与写入的动作，因此需要等待前一笔数据完成读取或写入时，主机界面与缓冲存储器电路之间才能进行下一读取或写入的步骤。
图13显示情况为，如果图12所示第一射频信号处理装置21在第一时间槽第一比例时间内已经完成第二数据112写入第二发射缓冲区2122b的步骤，而此时仍在传送第一数据111，外部主机即可通过主机界面211开始读取第二接收缓冲区2122a中暂存的第四数据114。并且，根据数据传输原则，这笔第四数据114仍应在一个时间槽(第一比例时间加上第二比例时间)内完成读取。
图14显示另一延续图12在第一时间槽内的实施例。在第一时间槽第二比例时间，已经完成上述第一数据111的传输，第二射频信号处理装置22所连接的外部主机已经可以通过主机界面221读取暂存在其第一发射缓冲区2221b的第一数据111’。
在此第一时间槽第二比例时间中，第二射频信号处理装置22可以在此时间内将其缓冲存储器电路222的第一接收缓冲区2221a在前述时间内接收的第三数据113’传送到第一射频信号处理装置21中对应的第一接收缓冲区2121a。同时，若上述第二数据112尚未完成写入，仍继续写入第一射频信号处理装置21中缓冲存储器电路212的第二发射缓冲区2122b中，直到完成写入为止。
在以上第二实施例中，两个射频信号处理装置(21,22)之间，或是个别与主机端的数据传输可能采用了缓冲存储器中的两个缓冲区(接收或发射缓冲区)之一，在实际实施时，缓冲存储器中各缓冲区的角色可以互换。
上述实施例表示第二射频信号处理装置在一个信号传输系统中运作为主收发器(master)，而第一射频信号处理装置运作如从收发器(slave)，如图15所示，信号传输系统包括一端主机153，通常也担任着储存器(storage)的角色，通过主机界面电性连接主收发器151，通过主收发器151与各从收发器(155,156,157)传输数据，设有从收发器的设备如各式电子装置，如图示的照相机155、监视器156与数字装置157，这类电子装置产生大量的影像讯息，本发明所提出具有双缓冲存储器的射频信号处理装置的设计架构可以提供高效能的数据传输能力，并且降低一般常见于计算机系统中的缓冲存储器串行外围接口(SerialPeripheral Interface，SPI)的高传输时脉需求。
综上所述，在本发明所公开的射频信号处理装置中，为了解决一个缓冲存储器(buffer memory)中的一个缓冲存储器中的缓冲区在同一时间仅能运作传输或写入动作的限制，射频信号处理装置设有实体分开的第一缓冲存储器与第二缓冲存储器，通过控制器的管理，可以使第一缓冲存储器中的第一发射缓冲区(或第一接收缓冲区)与第二缓冲存储器中的第二发射缓冲区(或第二接收缓冲区)同时运行，改善一个缓冲存储器因一个缓冲区不能同时运行传输与写入的限制，更解决了只设置一个缓冲存储器时，因有限时间内缓冲区填不满而致使数据传输量不足的效能不彰的问题。
值得一提的是，所述一个时间槽内有的一比例时间与第二比例时间的区分是与缓冲存储器电路与处理器的传输时间有关，当某个缓冲区被填满，或是清空，主机就可以开始读出或写入数据到缓冲区内。然而，主机与射频信号处理装置的缓冲存储器电路之间也可能无法同时读出与写入数据，但主机与缓冲存储器电路的读写时间与上述一个时间槽内的第一比例时间与第二比例时间可以没有特定关联。
以上所述仅为本发明的较佳可行实施例，非因此即局限本发明的权利要求范围，故举凡运用本发明说明书及附图内容所为的等同变化，均同理包含于本发明权利要求保护范围内，合予陈明。
Claims (16)
1.一种射频信号处理装置，其特征在于，该射频信号处理装置包括：
一处理器，用以处理通过一射频电路接收或发送的射频信号，该处理器数字转换接收的该射频信号为一数据，或转换该数据为发送的该射频信号；以及
一缓冲存储器电路，电性连接该处理器，包括一控制器、一第一缓冲存储器与一第二缓冲存储器，且该缓冲存储器电路用以电性连接一主机界面；
其中，该控制器用以在一第一时间槽内完成该第二缓冲存储器与该主机界面之间的一第二数据的传输，以及在一第二时间槽内完成该第一缓冲存储器与该主机界面之间的一第三数据的传输；且该每一时间槽包括一第一比例时间与一第二比例时间；
其中，在该第一时间槽的该第一比例时间内，该控制器控制该第一缓冲存储器完成与该处理器之间一第一数据的传输；以及
在该第二时间槽的该第一比例时间内，该控制器控制该第二缓冲存储器完成与该处理器之间该第二数据的传输。
2.如权利要求1所述的射频信号处理装置，其特征在于，其中该第一时间槽与该第二时间槽为连续的两个时间槽，该控制器控制该缓冲存储器电路于该每一时间槽的时间内完成与该主机界面间的数据传输；该控制器控制该缓冲存储器电路于该每一时间槽的该第一比例时间内完成与该处理器之间的数据传输。
3.如权利要求2所述的射频信号处理装置，其特征在于，其中该控制器控制该缓冲存储器电路与该处理器之间，于同一时间槽的该第二比例时间内执行与该第一比例时间相反方向的数据传输。
4.如权利要求2所述的射频信号处理装置，其特征在于，其中在该第一时间槽的该第二比例时间内，该控制器完成该第二缓冲存储器与该主机界面之间的该第二数据的传输，同时，另一射频信号处理装置的控制器控制其中第一缓冲存储器开始与其主机界面之间该第一数据的传输。
5.如权利要求4所述的射频信号处理装置，其特征在于，其中于该第二时间槽的该第一比例时间内，该控制器完成该第二缓冲存储器与该处理器之间的该第二数据传输，同时，该控制器控制该第一缓冲存储器开始与该主机界面之间该第三数据的传输。
6.如权利要求4所述的射频信号处理装置，其特征在于，其中于该第二时间槽的该第二比例时间内，该控制器完成该第三数据的传输，同时，该另一射频信号处理装置的控制器控制其中第二缓冲存储器开始与其主机界面之间该第二数据的传输。
7.如权利要求1至6中任一所述的射频信号处理装置，其特征在于，其中该第一缓冲存储器包括一第一接收缓冲区或一第一发射缓冲区；该第二缓冲存储器包括一第二接收缓冲区或一第二发射缓冲区。
8.一种射频信号处理装置，其特征在于，该射频信号处理装置包括：
一处理器，用以处理通过一射频电路接收或发送的射频信号，该处理器数字转换接收的该射频信号为一数据，或转换该数据为发送的该射频信号；以及
一缓冲存储器电路，电性连接该处理器，包括一控制器、一第一缓冲存储器与一第二缓冲存储器，且该缓冲存储器电路用以电性连接一主机界面，其中该第一缓冲存储器包括两个缓冲区，该第二缓冲存储器包括两个缓冲区；
其中，该控制器用以在一第一时间槽内完成该第二缓冲存储器的其中之一缓冲区与该主机界面之间的一第二数据的传输，以及在一第二时间槽内完成该第一缓冲存储器的其中之一缓冲区与该主机界面之间的一第三数据的传输；且该每一时间槽包括一第一比例时间与一第二比例时间；
其中，在该第一时间槽的该第一比例时间内，该控制器控制该第一缓冲存储器的该两个缓冲区其中之一完成与该处理器之间一第一数据的传输；以及
在该第二时间槽的该第一比例时间内，该控制器控制该第二缓冲存储器的该两个缓冲区之一完成与该处理器之间该第二数据的传输。
9.如权利要求8所述的射频信号处理装置，其特征在于，其中该第一时间槽与该第二时间槽为连续的两个时间槽，该控制器控制该缓冲存储器电路于该每一时间槽的时间内完成与该主机界面间的数据传输；该控制器控制该缓冲存储器电路于该每一时间槽的该第一比例时间内完成与该处理器之间的数据传输。
10.如权利要求9所述的射频信号处理装置，其特征在于，其中该控制器控制该缓冲存储器电路与该处理器之间，于同一时间槽的该第二比例时间内执行与该第一比例时间相反方向的数据传输。
11.如权利要求10所述的射频信号处理装置，其特征在于，其中，于该第一缓冲存储器或该第二缓冲存储器中的该两个缓冲区其中之一运作时，另一缓冲区仍接受其他数据填入。
12.如权利要求11所述的射频信号处理装置，其特征在于，其中，于该控制器完成该第一缓冲存储器或该第二缓冲存储器与该处理器之间的数据传输时，该第一缓冲存储器或该第二缓冲存储器即对应地接受一外部主机经该主机界面读取或写入数据。
13.如权利要求11所述的射频信号处理装置，其特征在于，其中，若于该第一时间槽第一比例时间完成该第二缓冲存储器的其中之一缓冲区与该主机界面之间的该第二数据传输，该第二缓冲存储器的另一缓冲区即接受一外部主机经该主机界面读取或写入数据。
14.如权利要求11所述的射频信号处理装置，其特征在于，其中，若于该第二时间槽第一比例时间完成该第一缓冲存储器的其中之一缓冲区与该主机界面之间的该第三数据传输，该第一缓冲存储器的另一缓冲区即接受一外部主机经该主机界面读取或写入数据。
15.如权利要求8所述的射频信号处理装置，其特征在于，其中，在该第一时间槽的该第二比例时间，该控制器控制该第一缓冲存储器允许一外部主机经该主机界面存取该两个缓冲区其中之一内的第一数据。
16.如权利要求8至15其中任一所述的射频信号处理装置，其特征在于，其中该第一缓冲存储器的该两个缓冲区为一第一接收缓冲区与一第一发射缓冲区；该第二缓冲存储器的该两个缓冲区为一第二接收缓冲区与一第二发射缓冲区。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107100196 | 2018-01-03 | ||
| TW107100196A TWI680651B (zh) | 2018-01-03 | 2018-01-03 | 射頻訊號處理裝置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110011685A true CN110011685A (zh) | 2019-07-12 |
| CN110011685B CN110011685B (zh) | 2021-08-31 |
Family
ID=67059051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810140488.6A Active CN110011685B (zh) | 2018-01-03 | 2018-02-11 | 射频信号处理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10530536B2 (zh) |
| CN (1) | CN110011685B (zh) |
| TW (1) | TWI680651B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2018
- 2018-01-03 TW TW107100196A patent/TWI680651B/zh active
- 2018-02-11 CN CN201810140488.6A patent/CN110011685B/zh active Active
- 2018-04-20 US US15/958,497 patent/US10530536B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI680651B (zh) | 2019-12-21 |
| CN110011685B (zh) | 2021-08-31 |
| TW201931788A (zh) | 2019-08-01 |
| US20190207721A1 (en) | 2019-07-04 |
| US10530536B2 (en) | 2020-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |