TW200903782A - Memory cell comprising a carbon nanotube fabric element and a steering element and methods of forming the same - Google Patents

Memory cell comprising a carbon nanotube fabric element and a steering element and methods of forming the same Download PDF

Info

Publication number
TW200903782A
TW200903782A TW097111114A TW97111114A TW200903782A TW 200903782 A TW200903782 A TW 200903782A TW 097111114 A TW097111114 A TW 097111114A TW 97111114 A TW97111114 A TW 97111114A TW 200903782 A TW200903782 A TW 200903782A
Authority
TW
Taiwan
Prior art keywords
conductor
memory
carbon nanotube
level
diode
Prior art date
Application number
TW097111114A
Other languages
English (en)
Inventor
S Brad Herner
Roy E Scheuerlein
Original Assignee
Sandisk 3D Llc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/692,148 external-priority patent/US7982209B2/en
Priority claimed from US11/692,144 external-priority patent/US7667999B2/en
Application filed by Sandisk 3D Llc filed Critical Sandisk 3D Llc
Publication of TW200903782A publication Critical patent/TW200903782A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Other compounds of groups 13-15, e.g. elemental or compound semiconductors
    • H10N70/8845—Carbon or carbides

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Memories (AREA)

Description

200903782 九、發明說明： 本申請案係關於Herner等人2007年3月27日申請且題為 "Method to Form a Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element”之美國專 利申請案第1 1/692,144號（代理人案號SAND-0 1193US0)及 Herner等人2007年3月27曰申請且題為"Memory Cell Comprising a Carbon Nanotube Fabric Element and a Steering Element”之美國專利申請案第H/692J48號（代理 人案號SAND-01193US1)之優先權，在此為了所有目的將 該等申請案全文以引用之方式併入本文中。 本申請案係關於Herner於2007年3月27曰申請且題為 "Method to Form Upward-Pointing P-I-N Diodes Having Large and Uniform Current”之美國專利申請案第 ii/692，i5i 號（代理人案號 SAND_01179US〇)及 Herner 於 2007年3月27日申請且題為"1^哪八〇^0『1；?\¥&『(1-Pointing P-I-N Diodes Having Large and Uniform Current" 之美國專利申請案第U/692，153號（代理人案號SAND_ 01179US1)，在此為了所有目的將該等申請案全文以引用 之方式併入本文中。 【先前技術】 奈米碳管記憶體被認為係藉由在電場中使個別奈米碳管 或奈米碳管帶撓曲來操作的。此挽曲機制需要可使奈米碳 官撓曲之空間。在奈米技術中’形成並保持該空的空間係 130178.doc 200903782 極為困難的。 之奈米*管來形成記憶體單元將較為有 極大之父又點陣列中形成該記憶體單元 【發明内容】 本發明由以下申請專利範圍來界定，且此段中之任何卜 述皆不應視為對中請專利範圍之限制。大體而言，本發明
係針對—種記憶體陣列及—種形成—記憶體陣列之方法， -中。己L體單π包括電串聯配置之奈米碳管織物及諸如二 極體或電晶體之轉向元件。 本發明之第-態樣提供-種記憶體單元，其包括：—第 V體，一轉向元件；一奈米碳管織物；及一第二導體， 其中β亥轉向元件及該奈米碳管織物電串聯配置於該第一導 體與5亥第二導體之間，且其中該整個記憶體單元形成於— 基板上。
使用易於製造 利。在高度密集 將更為有利。 本發明之第二態樣提供一種用於程式化一奈米碳管記憶 體單元之方法，其中該記憶體單元包括一第一導體、一轉 向元件、一奈米碳管織物及一第二導體，其中該轉向元件 及該奈米碳管織物電串聯配置於該第一導體與該第二導體 之間’且其中該整個奈米碳管記憶體單元形成於一基板 上，該奈米碳管織物具有一第一電阻率，該方法包括：在 該第一導體與該第二導體之間施加一第一電設定脈衝，其 中，在施加該第一電設定脈衝之後，該奈米碳管織物具有 一第二電阻率，該第二電阻率小於該第一電阻率。 130178.doc 200903782 包：：佳實施例提倡-種單體三維記憶體陣列，其 第-wL式形成於一基板上方之第-記憶體層級，該 f 體層級包括：i)複數個第-大體平行、…平 2底部導體’Η)複數個轉^件，叫複數個第^級 奈米碳管織物4，及叫複數個第—大體平行、大體^及 面=頂部導體，及V)複數個第一層級記憶體單元，其中每 第層、.及5己體單π包括電串聯配置於該等第一底 體中之-者與第一頂部導體中之一者之間的該等轉向：件 中之一者及該等第-層級奈米碳管織物元件中之一者；及 ⑻-單體式形成於該第一記憶體層級上方之第二記憶體層 級。 曰 本文中所描述之本發明之態樣及實施例中的每一者可單 獨或彼此結合使用。 現將參看附圖來描述較佳態樣及實施例。 【實施方式】 奈米碳管為碳之中空圓導柱體，通常為單個碳原子厚之 軋製溥片。奈米碳管通常具有約1 nm至2 nm之直徑及大出 數百或數千倍之長度。 即使在切斷供至裝置之電力時，非揮發性記憶體仍保持 資訊。在（例如）Segal等人之美國專利第6,643,165號 "Electromechanical memory having cell selection circuitry constructed with nanotube technology"及 Jaiprakash等人之 美國專利第 7,112,464號"Devices having vertically-disposed nanofabric articles and methods of making the same"中描述 130178.doc -9- 200903782 了使用奈米碳管之非揮發性記憶體單元。 在Segai等人及叫⑽㈣等人之專利中，奈米碳管元件 為單s個奈米碳管或具有多個管之奈米碳管帶）與電極在 工間上Pm開’奈米碳管元件水平定向並懸於 直定向並鄰近垂直宏内 直疋向之電極。記憶體單元藉由使奈米碳 U件曝4於電何以導致奈米碳管元件機械挽曲從而與電 極電接觸來進行操作。記憶體單元之此等兩個電狀態(其 中奈米碳官7C件接觸或不接觸相鄰電極）可被感測、當將 裝置之電力移除時保持且對應於記憶體單元之兩個可區分 之資料狀態。 由於該機制依賴於移動奈米碳管元件，故必須製造一在 奈米碳管S件與相鄰電極之間具有間隙以允許該移動的結 構難以在極小之尺寸下製造該間隙且隨著尺寸繼續縮小 將變得更難。 在本發明中’使用奈米碳管織物來形成非揮發性記憶體 單元。本文中將使用術語，，奈米碳管織物"來描述相鄰之複 數個奈Ή管’與奈米管必須大體平行之奈米碳管帶相對 比，奈米碳管織物不要求個別管之定向。在較佳實施例 中’該奈米碳管織物包含具有隨機定向之數個或多個夺米 碳管層。單元之操作不要求建立開放空間(個別奈米管； 在該開放空間内撓曲），且因此將更強健且更簡單地進杆 製造。 預期奈米碳管織物將表現出電阻率切換效能，亦即，織 物在經受足夠之電壓或電流時將改變其電阻率。自較高電 130178.doc -10. 200903782 T 低電阻率之切換將被稱作設定轉換，其係藉由電 设疋脈衝來達成的，而自較低電阻率向較高電阻率之重設 轉換係藉由電重設脈衝來達成的。亦將使㈣ 壓、’设定電流”、”重設電麼„及”重設電流"。 概括而言，接著，太—奋Α γ Λ 〇〇 在實施例中，早元包含電串聯配置 於第一導體與第二導體之間的一轉向元件及—奈米碳管織 物。奈米碳管織物可處於具有第一電阻率之第一狀態。在 Μ —導體m導體之間施加第一電設定脈衝之後，奈 米碳管織物具有第二電阻率’該第二電阻率小於該第一電 p率接下來，在於轉向元件及奈米碳管織物上施加第一 電重設脈衝之後，奈来碳管織物具有第三電阻率，該第三 電阻率大於該第二電阻率。可將記憶體單元之資料狀態儲 存於此專電阻率狀態夕/ — * 午狀〜'之任一者中。在施加第一設定脈衝或 施加第-重設脈衝之後施加讀取電壓以感測資料狀態。 圖1展不本發明之一實施例。奈米碳管織物118及二極體 3〇2被電串聯安置於底部導體_與頂料體權之間。可 選傳導障壁層11G與⑴之間夾有奈米碳管織物⑴。在一 實轭例中’當此記憶體單元形成時，《米碳管織物” 8處 M t Ha ’例如’高電阻率或重^狀態。在重設 ’二中田在頂部導體400與底部導體200之間施加一讀取 :仏纟該等導體之間有少量或無電流流動。在施加設 定c衝之後’ I米峡官織物i i 8之電阻率經受向設定狀態 低電阻率狀態）之設定轉換。當奈米石炭管織物118處於 又疋狀L時，當在頂部導體4〇〇與底部導體之間施加相 130178.doc 200903782 同之讀取電壓時，顯著較多之電流在其間流動。在施加重 設脈衝之後，奈来碳管織物118之電阻率經受重設轉換以 返回同電阻率重设狀態。當在頂部導體伽與底部導體綱 之=施加讀取電壓時，顯著較少之電流在其間流動。可能 可靠地感測在所施讀取電壓下之設定狀態與重設狀態之間 的不同電流。&等不同狀態可回應記憶體單元之相異資料 狀心，例如，一電阻率狀態可對應於資料而另一者對 應於資料1。在替代性實施例中，奈米碳管織物i】8之初 始狀匕、可為低電阻率狀態。為簡單起見，將描述兩個資料 狀態。然而，熟習此項技術者將理解，在—些實施例中可 達成三個、四個或更多可可靠區分之電阻率狀態。 圖2展示複數個底部導體2〇〇及頂部導體4〇〇，其中插入 導柱300，導柱300包括二極體及奈米碳管織物元件。在替 代性實施例中，可藉由某一其他非歐姆裝置來替代二極 體以此方式，可开> 成記憶體單元之第一層級；此處僅展 示忒s己憶體層級之一小部分。在較佳實施例中，額外之記 憶體層級可經形成以堆疊在此第一記憶體層級上方，從而 形成一高度密集之單體三維記憶體陣列。該記憶體陣列由 基板（例如，單晶矽基板）上方之沈積及生長層形成。支援 電路有利地形成於記憶體陣列下方之基板中。 本發明之一替代性實施例使用Petti等人在2〇〇5年6月2曰 申請之美國專利申請案第u/143,269號"Rewriteabie
Memory Cell Comprising a Transistor and Resistance-Switching Material in Series"中所描述之結構，該申請案 130178.doc 12 200903782 讓渡給本發明之受讓人且藉此以引 W用方式併入。Petti等人 描述具有與MOS電晶體串聯形成之 乂心電阻率切換二元金屬氧 化物或氮化物之層的記憶體單元。 仕retti等人之實施例 中’該MOS電晶體為薄膜電晶體， 再通道層形成於沈積之 多晶半導體材料而非單晶晶圓基板中。 轉而參看圖3a，在Petti等人之較佳實施例中形成複數 個大體平行之資料線1G。形成各位於資㈣1()中卜者之
上方的半導體導柱12。每-導柱12包含充纽極及源極區 域之重度摻雜區域14及18，及一充冬補、音fa 兄田通道區域之輕度摻雜 .區域16。一閘電極2〇圍繞每一導柱12。 圖3b展示自上方觀看之圖3a的單元。在重複圖案中，間 距為一特徵與相同特徵下一次出現之間的距離。舉例而 言，導柱12之間距為一導柱之中心與相鄰導柱之中心之間 的距離。在一方向上，導柱12具有第一間距6，而在另一 方向上，導柱12具有較大之間距I ;舉例而言，p2可I之 1.5倍大。（特徵大小為一裝置中藉由光微影而形成之最小 特徵或間隙的寬度。換言之，間距Ρι可為特徵大小之兩 倍，而間距P2為特徵大小之三倍）。如圖3 a中所示，在具有 較小間距方向上，相鄰記憶體單元之閘電極2〇合併以 形成單個選擇線22。在具有較大間距Ρ2之方向上，相鄰單 元之閘電極20不合併，且相鄰選擇線22分離。圖3a展示沿 圖3b之線χ_χι獲得之橫截面中的結構，而圖“展示沿圖儿 之線Y-Y1獲得之橫截面中的結構。 參看圖3a及圖3c，在導柱12上方形成較佳垂直於資料線 130178.doc 13 200903782 10之參考線24,以使得每一導柱12垂直安置於資料線…中 之一者與參考線24中之一者之間。舉例而言，在每一記憶 體單元中於源極區域1 8與參考線24之間形成電阻切換記憶 體元件26。或者，可在汲極區域14與資料線1〇之間形成電 阻切換記憶體元件26。在本發明之較佳實施例中，電阻切 換元件26包括奈米碳管織物層。注意，在圖3a至圖a。之實 施例中，奈米碳管織物位於導柱之頂部而非位於導柱^ 方。 圖4說明Petti等人之另一實施例。此實施例同樣包含一 TFT陣列中之記憶體單元，每一者具有串聯之一電晶體及 一可回復電阻切換記憶體元件，但具有不同結構。大體上 平行之執道30(其以橫截面展示，延伸至頁面外）包含複數 個線集3 1 ,每一線集3 1由兩個資料線32及一參考線構 成，參考線34緊鄰兩個資料線32且位於該兩個資料線之 間。大體上平行之選擇線36位於執道3〇上方且較佳垂直於 軌道30延伸。選擇線36與閘極介電層38及通道層4〇共延。 該記憶體層級包含導柱42，每一導柱42垂直安置於通道層 4 〇中之一者與資料線3 2中之一者或參考線3 4中之一者2 間。電晶體經形成以包括沿相同選擇線之相鄰導柱。電晶 體44包含源極區域50與汲極區域52之間的通道區域。一 導柱42a包含電阻切換元件46，而另一導柱42b不包括電阻 切換7G件46。在此實施例中，相鄰電晶體共用一參考線； 舉例而言，電晶體48與電晶體44共用參考線34。相鄰資料 線32之間不存在電晶體。在本發明之較佳實施例中，電阻 130178.doc -14- 200903782 切換元件46包括奈米碳管織物層。 在圖1及圖3a至圖3c及圖4之實施例中，奈米碳管織物與 一極體或電晶體成對。二極體及電晶體共用非歐姆傳導之 特性。類似導線之歐姆導體對稱地傳導電流，且根據歐姆 定律，電流隨電壓線性增加。不遵循此等規則之裝置表現 出非歐姆傳導且將被描述為轉向元件。藉由使轉向元件與 奈米碳管織物成對，可在大型交又點陣財形成記憶體單 元。轉向元件在相鄰單元之間提供電隔離，以使得可設 定、重設或感測一所選單元，而不會無意中對與該所選單 兀共用一字線或位元線之單元進行設定或重設。 此等實施例中之每一者包含 -奈米碳管織物u二導體’其中該轉向元件及該夺 米碳管織物電串聯配置於該第—導體與㈣二導體之間， 且其中在基板上方形成整個記憶體單元。 可預見其他實施例且其屬 &供此等實施例以作為實例 於本發明之範_。 如在藉此以引用方式併人的如讀等人在· 申請之美國專利申請案第11⑽,530號” Nonv〇latile Cen 0perating by 〇加 ^ P〇iyCrystaulne Semiconduct〇r "中所描述，當沈積 之非晶砍僅與諸如二氧切及氮化鈦之與其高晶格失配的 材抖接觸而結晶時，多晶石夕或聚石夕形成而具有大量結晶疯 點，從而導致其具有高電阻率。經由此高疲點聚石夕來施加 私式化脈衝顯,然改變了聚㈣導致其具有較低之電阻率。 130178.doc -15· 200903782 如在Herner等人於2〇〇4年9月29日申請之美國專利申請 案弟 10/955,549 號"Nonvolatile Memory Cell Without a
Dielectric Antifuse Having High- and Low-Impedance States”；在 Herner之美國專利第 7，176〇64號"Mem〇ry CeU
Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide"(兩者均藉此以引用方式併入）中進 一步描述，已發現，當沈積之非晶矽與適當之矽化物（例 如，矽化鈦或矽化鈷）層接觸而結晶時，所得結晶矽具有 高得多的品質、具有較少疵點且具有低得多的電阻率。矽 化鈦或矽化鈷之晶格間隔非常接近於矽之晶格間隔，且咸 信當非晶矽以有利定向與適當之矽化物層接觸而結晶時， 石夕化物提供石夕晶體生長之模板，以最小化疲點之形成。不 同於僅接近與其高晶格失配之材料來結晶的高疵點石夕，施 加大電脈衝完全不會改變此接觸矽化物層而結晶之低疵點 低電阻率石夕的電阻率。 ϋ 參看圖1 ’在較佳實施例中，二極體3〇2較佳為接面二極 體。本文中使用術語"接面二極體"以指代具有以下性質之 半導體裝置：在一個方向上比在一 力個方向上更易於傳導 電^，具有兩個端子電極且由在一電極上為? 電極上為η型之丰值道# ϋ. 甘目士 傳導㈣製成。實例包含：P_n二極體， 其具有相接觸之P型丰莫 P Μ體材㈣η型何體㈣；及^ 〃 a Ρ型半導體材料與η型半導體材料之間插入太 徵（未經摻雜）半導# 本 # ㈣。在圖1之實施例中，二極俨彻 W且頂部導體_之底部層為諸如欽或銘之 130178.doc -16· 200903782 形成石夕化物之金屬。退火導致二極體302之石夕與形成石夕化 物之金屬發生反應以形成諸如矽化鈦或矽化鈷之矽化物的 層，其提供了二極體302之矽的結晶模板，以導致其由高 品質低電阻率矽形成。因此，施加於導體400與200之間的 設定或重設脈衝僅用以切換奈米碳管纖維118之電阻率狀 態’且不改變二極體302之石夕# f P且率。此使得設定及重 設轉換更加可控且可預測，且可用以減小所需要之脈衝振 幅。在其他實施例+，二極體3〇2之矽可以非晶方式沈積 且可僅接近與其高晶格失配之材料來結晶，且因此可由高 疫點高電阻率聚石夕形成。 此論述已描述了一由與適當之矽化物接觸而結晶之矽形 成的一極體。矽與鍺可充分混溶且鍺之晶格間隔非常接近 於夕之格間隔。與適當之妙錯化物（諸如石夕鍺化欽或石夕 鍺化鈷）接觸而結晶之非晶矽鍺的合金預期將以類似形式 結晶以形成低疵點低電阻率聚矽聚鍺。 本發明中之較佳二極體為垂直定向之p-i-n二極體，其具 /、有第傳導性類型之底部重度摻雜區域、中部本徵 或I度摻雜區域及一具有與第一傳導性類型相反之第二傳 導性類型的頂部重度摻雜矽。 將提供詳細實例’其描述對形成於基板上方之兩個記 隐體層級的製造’該等記憶體層級包括具有串聯配置於底 導體與了頁部導體之間的二極體及奈米碳管織物元件之記 隐體單兀。來自藉此以引用方式併入之Herner在2006年11 月b曰申睛之美國專利申請案第ιι/56〇,283號"p-LN Di〇de 130178.doc -17- 200903782
Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse”的細節可在製造此記憶體層級時證實 有用。為避免使本發明晦澀難懂，並非將包含此或其他併 入文獻之所有細節，但將理解，不意欲排除此等申請案及 專利之教示。雖然為完整起見將提供許多細節，包含材 料、步驟及條件，但熟習此項技術者將理解，可改變、擴 〜或省略此等細節中之多者，而結果在本發明之範疇内。 實例 轉而參看圖5a，以基板100來開始記憶體之形成。此基 板100可為此項技術中已知之任何半導體基板，諸如單晶 矽、類似矽鍺或矽鍺碳之IV_IVK合物、m_v化合物、 νπ化合物、該等基板上之磊晶層或任何其他半導體材 料。該基板可包含製造於其中之積體電路。 在基板100上形成一絕緣層102。該絕緣層1〇2可為氧化 矽、氮化矽、Si-C-Ο-Η膜或任何其他合適之絕緣材料。 在基板100及絕緣體102上形成第一導體2〇〇。在絕緣層 102與傳導層1〇6之間可包含一黏著層以幫助傳導層 黏附至絕緣層1〇2上。若上覆傳導層1〇6為鎢，則較佳以氮 化鈦作為黏著層104。傳導層i 〇6可包括此項技術中已知之 任何傳導材料，諸如鶴或其他材料，包含la、鈦或其合 金。 一旦將形成導體軌道之所有層已得以沈積，便將使用任 可δ適之遮罩及蝕刻製程來圖案化並蝕刻該等層以形成大 體並聯、大體共平面之導體2〇〇(在圖化中以橫截面加以展 130178.doc •18- 200903782 示）。導體200延伸5 ·§卫 頁面以外。在一實施例甲，沈積光阻 劑、藉由光微影决治> π ^ ，、來進仃圖案化且蝕刻該等層，且接著使用 如準製程技術來移除光阻劑。 、、接下來’將介電材料1〇8沈積在導體軌道則上及導體軌 '' ’"电材料1 08可為任何已知之電絕緣材料，諸 如氧切、氮化石夕或氮氧化石夕。在一較佳實施例中，使用 藉由高密度電聚方法來沈積之二氧化石夕作為介電材料 108。 取移除導體軌道200之頂部上的過量介電材料1〇8， 以曝露由介電材料108隔開之導體軌道200的頂部且留下一 平之表面。所得結構示於圖5a中。此移除介電質過 篁填充物以形成平坦表面可藉由此項技術中已知之任何製 私來執行冑如化學機械平坦化（CMP)或回姓。在替代性 實施例中’可替代地藉由鑲嵌方法來形成導體200。 轉而參看圖5b，接下來沈積可選傳導層110。層11〇為傳 導材料，例如氮化鈦、氮化鈕或鎢。此層可為任何適當厚 度，例如約50埃至約2〇〇埃，較佳約1〇〇埃。在一些實施例 中，可省略障壁層11〇。 接下來，使用任何習知方法來形成奈米碳管織物之薄層 118。（為簡單起見，自圖焭及後續圖式中省略基板; 將假設其存在。）在一些實施例中，可藉由旋轉鑄造或噴 塗一包含奈米碳管之溶液來形成此層；該等溶液可市售的 溶液。奈米碳管織物層i丨8之厚度較佳在約2 nm與約 nm之間’厚度最佳在約4 nm至約40 nm之間。 130178.doc -19- 200903782 將傳導層111沈積在層118上。其可為具有任何適當厚度 (例如，約5〇埃至約2〇〇埃’較佳約100埃）之任何適當之傳 導材料（例如，氮化鈦）。在一些實施例中，可省略傳導層 111。 0
分別緊靠於奈米碳管織物11 8下方及緊靠於奈米碳管織 物U8上方且與其永久接觸之傳導層11〇及iu將充當電 極，且可協助奈米碳管織物118之電阻率切換。接下來將 沈積之層為諸如矽之半導體材料，其通常係藉由低壓化學 氣相沈積（LPCVD)製程來沈積的。藉由沈積之= 具有極佳之階梯覆蓋（step c〇verage)且若直接沈積在奈米 碳管織物m上則可易於在個別奈米碳管之間滲透而:變 織物之組份及效能。由具有較差階梯覆蓋之材料形成 導層111有助於防止該滲透。 接下來，沈積將被圖案化為導柱之半導體材料。 體材料可切H料金或者其他合叙半導 導體合金。為簡單起見’此描述將把半導體材料稱㈣， 但將瞭解，熟練之實踐者可 料中的任一者。 、擇此專其他合適之材 可藉由此項技財已知之任何沈積及摻 部重度摻雜區域112。可沈 去來开/成底 J凡積秒且接著對其 較佳在矽沈積期間藉由使— ，但 知供15型摻雜劑原子（例如，、 之施體氣體流動而進行原位摻雜。在較 氣體為Βα3，且p型區域u y，施體 原子/立方公分之濃度。達到約1 重度摻雜區域112之厚度較佳在約 J30I78.doc •20- 200903782 1〇0埃與約_埃之間’厚度更佳為約200埃。 二I:「可編項技術中已知之任何方法來形成本徵或 :雜區域114。區域114較佳切且具有在與12〇〇埃盘 侧埃之間，較佳為約删埃的厚度。重度摻雜區域 及本被區域114之矽在沈積時較佳為非晶。 剛剛沈積的半導體區域114及112連同下伏之傳導層 ⑴、奈米碳管織物118及傳導層11〇將經圖案化及姓刻以 形成導柱300。導柱300應具有約與下方之導體2〇〇相同的 間距㈣與導體相同之寬度，以便在導體之頂部上 形成每一導柱300。可容許一些欠對準。 可使用任何合適之遮罩及蝕刻製程來形成導柱3〇〇。舉 例而言，可使用標準光微影技術來沈積、圖案化光阻劑， 且触刻光阻劑，接著移除光阻劑。或者，某種其他材料 (例如，二氧化矽）之硬式遮罩可形成於半導體層堆疊之頂 部上（其中頂部上具有底部抗反射塗層（barc))，接著對其 進行圖案化並蝕刻。類似地，可使用介電抗反射塗層 (DARC)來作為硬式遮罩。 在Chen於2003年12月5日申請之美國申請案第1〇/728436 號"Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting” ；或 Chen於 2004 年 4 月 l 曰申”月之美國申ό月案第10/815312號"Photomask Features with Chromeless Nonprinting Phase Shifting Window”（兩者 均為本發明之受讓人所擁有且藉此以引用方式併入）中所 描述的光微影技術可有利地經使用以執行在形成根據本發 130178.doc -21 · 200903782 明之記憶體陣列時所使用之任何光微影步驟。 導柱300之直徑可視需要為(例如如、與㈣。之 ^ ’較佳為約32nm與約80細之間，例如，約Μ⑽ 間的間隙較佳約與導柱之直徑相同。注意，當圖 =:特徵以作為導柱時’光微影製種趨於使角變圓以 使付導柱之橫截面趨於圓形， 實際形狀。 而不4罩中之相應特徵的 將介電材料108沈積在半導體導柱300之上及半導體導柱 300之間，以填充其間之間隙。介電材料⑽可為任何已知 之電絕緣材料，諸如氧化石夕、氮化石夕或氮氧化石夕。在一較 佳實施例中，使用二氧化石夕作為絕緣材料。 接下來，移除導柱300之頂部上的介電材料1〇8，以曝露 由介電材料108隔開之導柱3〇〇的頂部且留下一大體平坦之 表面。可藉由此項技術中已知之任何製程（諸如cMp或回 蝕|來執行此對介電質過量填充物之移除。在cMp或回蝕 之後執行離子植入以形成重度摻雜n型頂部區域〗丨6。
(,,)10 keV^,,tl,3I 10 /cm之劑量的砷之淺植入。此植入步驟完成了二極體 3〇2之形成。所得結構示於圖％中。在與本發明同 一曰期申請之美國專利第_________號（代理人案號SAND_ US0)之 Method to Form Upward-Pointing P-I-N Diodes Having Large and Uniform Current,” 中更詳細地描 述了對P — 二極體302之製造。注意，矽在CMP期間損失 了一些厚度’例如約300埃至約800埃；因此，對於具有約 I30178.doc -22- 200903782 45 nm之特徵大小的二 議埃與約4_埃之n體’二極體如之完成高度可在約 司’例如約2500埃。 轉而參看圖5e，接下水 如，鈦、鈷、鉻、鉅來，沈積形成矽化物之金屬(例 為鈦或銘；若層12〇1料麵、銳或纪）之層120。層120較佳 ^ ^ '，則其厚度較佳在約ίο埃與約1〇〇 埃之間，最佳為約20抬 ^ ± 疾。層120之後為氮化鈦層404。声 404較佳為約20埃鱼 ^ 層 〇埃之間，最佳為約80埃。接下 來’沈積傳導材料（你丨心
’鶴）之層406 ;舉例而言，此層可 為約1500埃之藉由cvr^ ^ 而形成的鶴。層406、404及120經 圖案化及姓刻以成*勤、音^ ^ 战為軌道形狀之頂部導體4〇〇，其較佳 垂直於底部導體200之方6 μ ΜΑ <万向上延伸。頂部導體4〇〇之間距及 定向使得在導柱_之頂部上形成每—導體彻且每一導體 400接觸導柱3GG之-列。可容許—些欠對準。 接下來將"電材料（未圖示）沈積在導體彻上及導體 彻之間”亥"電材料可為任何已知之電絕緣材料，諸如 氧化石夕、氮化石夕或氮氧化石夕。在一較佳實施例中，可使用 氧化矽以作為此介電材料。 參看圖5c，注意’形成石夕化物之金屬之層12〇正與頂部 重度掺雜區域116之♦接觸。在隨後之高溫步驟中，層12〇 之金屬將與重度摻雜區域116之矽中的某一部分發生反應 以形成矽化物層（未圖示）’其位於二極體與頂部導體4⑽之 間’·或者，可認為此矽化物層為頂部導體4〇〇之部分。此 矽化物層在低於使矽結晶所需之溫度的溫度下形成，且因 此將在區域112、114及116仍主要為非晶時形成。若使用 I30178.doc -23· 200903782 矽鍺合金以用於頂部重度摻雜區域丨丨6，則可由（例如）矽鍺 化結或矽鍺化鈦來形成矽鍺化物層。
在剛剛描述之實例中，圖5c之二極體302包括一底部重 度摻雜p型區域、一中部本徵區域及頂部重度摻雜η型區 域。在較佳實施例中’將在此者上方單體式形成之下—$ 憶體層級與剛剛形成之第一記憶體層級共用導體4〇〇 ;亦 即，第一記憶體層級之頂部導體400充當第二記憶體層級 之底部導體。若導體以此方式共用，則第二記憶體層級中 之二極體較佳指向相反方向，包括一底部重度摻雜η型區 域、一中部本徵區域及一頂部重度摻雜ρ型區域。 轉而參看圖5d，接下來，較佳由分別與第一記憶體層級 中之導體300之層11〇、u 8及lu相同之材料、以與其相同 之厚度且使用與其相同之方法來形成可選傳導層2丨〇、奈 米碳管織物層218及可選傳導層211。 接下來形成二極體。可藉由此項技術中已知之任何沈積 及摻雜方法來形成底部重度摻雜區域212。可沈積矽且接 著對其進行摻雜，但較佳在矽沈積期間藉由使一提供〇型 摻雜劑原子(例如，磷)之施體氣體流動而進行原位摻雜， 重度摻雜區域212之厚度較佳在約1〇〇埃與約8〇〇埃之間， 厚度更佳為約100埃至約200埃。 接下來將沈積之層較佳未經摻雜。但是，在沈積之石夕 中，諸如奴η型摻雜劑表現出強大之界面活性劑效“ 趨於隨著石夕沈積向表面遷移。雖,然將在不提供摻雜劑氣體 之情況下繼續沈㈣，但向上遷移以尋找表面之鱗原子將 130178.doc -24- 200903782 在無意中使此區域摻雜。如藉 ττ 精此u引用方式併入的由
Hemer於2005年12月9日申嗜 美國專利申請案第 to 幽8,331 號之"Dep〇sited Semic〇nduct〇r 如論 N_Type D〇pant 職如咖 Μ·。⑽★ 中所描述，藉由添加鍺來抑制沈 j九檟之矽中之磷的界面活性 劑效也。較佳地，此時於益提供.夕必 …、捉供碟之摻雜劑氣體的情況下 沈積包含至少1 〇原子百公α • 刀比之鍺的矽鍺合金層（例如，約 200埃之Si0.8Ge〇.2)，其以未摻雜之
木心雜之方式沈積。圖5d中未展 示此薄層。 使用此薄矽鍺層最小化了 n型摻雜劑向待形成之本徵區 域内的不希望的擴散，以最大化其厚度。較厚之本徵區域 減小了當二極體處於反向偏壓下時在二極體上的漏電流以 減/電力#失。此方法允許在不增加二極體之總高度的情 況下牦加本徵區域之厚度。如將見，將對二極體進行圖案 化以成為導柱’增加二極體之高度增加了形成此等導柱之 餘刻步驟與填充其間間隙之步驟的縱橫比。當縱橫比增加 時，蝕刻及填充均更加困難。 接下來藉由此項技術中已知之任何方法來形成本徵區域 214區域214較佳為矽且較佳具有約11〇〇埃與約3300埃之 間，較佳約1 700埃的厚度。重度摻雜區域2丨2及本徵區域 214之矽在沈積時較佳為非晶。 岡J剛沈積的半導體區域214及212連同下伏之傳導層 2 11、奈米碳管織物2 1 8及傳導層2 1 〇將經圖案化及蝕刻以 形成導柱500。導柱500應具有約與下方之導體4〇〇相同的 130178.doc -25- 200903782 間距及約與導體4 0 0相同之寬卢，以伟、首 ,— Ν &見度以便在導體400之頂部上 形成每-導柱500。可容許—些欠對準。可使用與用以形 成弟-記憶體層級之導柱300相同的技術來圖案化並蝕刻 導柱500。 將介電材料108沈積在半導體導柱5〇〇之上及半導體導柱 5〇〇之間’以填充其間之間隙。如在第一記憶體層級中， 移除導柱500之頂部上的介電材料刚，以曝露由介電材料 職開之導柱500的頂部且留下一大體平坦之表面。在此 平坦化步驟之後，執行離子植人以形成重度摻雜p型頂部 區域Π6。p型摻雜劑較佳為以（例如）2 keV2植入能量及約 3 X 10〗W之劑量的硼之淺植入。此植入步驟完成了二極 體5 0 2之形成 損失一些厚度 所得結構示於圖5d中。矽在CMP步驟期間 因此完成之二極體5〇2具有與二極體3〇2之 高度相當的高度。 頂部導體600以與導體4〇〇相同之方式且以與導體4〇〇相 同之材料形成，導體400在第—記憶體層級與第二記憶體 層級之間共用。沈積形成矽化物之金屬之層220，之後為 氮化鈦層604及傳導材料（例如，鎢）之層6〇6。層6〇6、6〇4 及220經圖案化及蝕刻以成為軌道形狀之頂部導體6〇〇，豆 較佳在大體垂直於導體4〇〇且大體平行於導體2〇〇之方向上 延伸。 車又佳在已形成記憶體層級中之所有者之後，在（例如）攝 氏750度下執行單個結晶退火持續約6〇秒以使二極體3的、 5〇2及在額外層級上形成之彼等二極體的半導體材料結 130178.doc -26- 200903782 晶’但每-記憶體層級可在其形成時退火。所得二極體將 通常為多晶的。由於此等二極體之半導體材料與同其良好 晶格匹配之矽化物或矽鍺化物層接觸而結晶，故二極體 302、502等之半導體材料將具有低疵點及低電阻率。
在剛剛描述之實施例中，在記憶體層級之間共用導體； 亦即，第一記憶體層級之頂部導體4〇〇充當第二記憶體層 級之底部導體。在其他實施例中，層間介電質(未圖示): 成於圖5c之第一記憶體層級上，其表面被平坦化，且第二 記憶體層級之構造在此平坦化之層間介電質上開始，其中 不存在共用之導體。在給出之實例中，第一記憶體層級之 二極體指向下，其中P型矽位於底部且η型位於頂部，而第 二記憶體層級之二極體相反地指向上’其型矽位於底 部且P型位於頂部。在共用導體之實施例中，二極體類型 較佳交替，在一級上向上且在下一級上向下。在不共用導 體之實施例中，二極體可全部為一類型，指向上或指向 下。術語"向上"及"向下"係指當二極體在正向偏壓下時之 電流流動方向。 在剛剛描述之實施例中，參看圖5d，在第一記憶體層級 中，將奈米碳管織物118安置於二極體3〇2與底部導體 之門，且在第二記憶體層級中，安置於二極體502與底部 導體400之間。在其他實施例中’可將奈米碳管織物元件 安置於垂直定向之二極體與頂部導體之間。 在一些實施例中，可能較佳在二極體處於反向偏壓下來 施加私式化脈衝。如Kumar等人在2006年7月28曰申請之美 130178.doc -27- 200903782 國專利申請案第1 1/496,986號之"Method For Using A Memory Cell Comprising Switchable Semiconductor Memory Element With Trimmable Resistance"中所描述，此 在減少或消除陣列中之未經選擇之單元上的洩漏時可具有 優勢’該申請案為本發明之受讓人所擁有且藉此以引用方 式併入。 總結而言，已描述：一單體式形成於一基板上之第一記 憶體層級’該第一記憶體層級包括：i)複數個第一大體平 行、大體共平面之底部導體，⑴複數個轉向元件，複 數個弟一層級奈米碳管織物元件，及iv)複數個第一大體平 行、大體共平面之頂部導體，及幻複數個第一層級記憶體 單元，其中每一第一層級記憶體單元包括轉向元件中之一 者及第一層級奈米碳管織物元件中之一者，其電串聯配置 於第一底部導體中之一者與第一頂部導體中之一者之間； 及（b)—單體式形成於該第一記憶體層級上之第二記憶體層 單體三維記憶體陣列為在無插入基板之情況下於單個基 板（諸如晶圓）上形成多個記憶體層級的一陣列。形成一圮 憶體層級之層直接沈積或生長在現有級 言，如在Leedy之美國專利第5,915 之層上。相較而
堆疊式記憶體。雖然 。雖然可在結合之前使基板變薄或自記憶體 但由於該等記憶體層級最初形成於單獨之基 記憶體 層級上移除， 130178.doc -28- 200903782 板上，故該等記憶體並非真正的單體三維記憶體陣列。 形成於基板上之單體三維記憶體陣列包括以第一高度形 成於基板上的至少一第一記憶體層級；及一以不同於第— 高度之第二高度形成的第二記憶體層級。可在該多級陣列 中於基板上形成三個、四個、八個或事實上任何數目個記 憶體層級。 一種用於形成類似陣列（其中使用鑲嵌構造來形成導體） 之替代性方法描述於Radigan等人於2006年5月3 1日申請之 美國專利申請案第1 1/444,936號之"Conductive Hard Mask to Protect Patterned Features During Trench Etch"中，該申 請案讓渡給本發明之受讓人且藉此以引用方式併入。可替 代地使用Radigan等人之方法以形成根據本發明之陣列。 在Radigan等人之方法中，使用傳導硬式遮罩來触刻其下 方之二極體。在調適此硬式遮罩以用於本發明時，在較佳 實施例中，硬式遮罩之與二極體之矽接觸的底部層較佳為 鈦、姑或先如提及之其他形成石夕化物之金屬中的一者。接 著，在退火期間形成矽化物以提供先前提及之矽化物結晶 模板。 雖然本文中已描述了詳細製造方法，但在結果屬於本發 明之範疇時，可使用形成相同結構之任何其他方法。 上文中之詳細描述僅描述了本發明可採取之多種形式中 的一些形式。出於此原目’此詳細描述意欲具說明^並 非具限制性。僅以下申請專利範圍（包含所有均等物）意欲 界定本發明之範齊。 130178.doc -29· 200903782 【圖式簡單說明】 圖1為一根據本發明之較佳實施例形成之記憶體單元的 透視圖。 圖2為包括類似圖丨所示之記憶體單元之記憶體單元的第 一記憶體層級之一部分的透視圖。 圖3a及圖3c為展示根據本發明之—實施例形成之記憶體 陣列的橫戴面圖。圖3a及圖3e以垂直視角展示同一結構， 而圖3b展示此結構之平面圖。
圖4為本發明之另一實施例的橫截面圖。 為㈣形成根據本發明之較佳實施例形成之 :體^維記憶體陣列的兩個單體式形成之記憶體層級時之 I5白#又的橫截面圖。 【主要元件符號說明】 10 資料線 12 半導體導柱 14 重度摻雜區域/没極區域 16 輕度摻雜區域 18 重度摻雜區域/源極區域 20 閘電極 22 選擇線 24 參考線 26 電阻切換記憶體元件/電 30 軌道 31 線集 阻切換元件 130178.doc .30· 200903782 32 資料線 34 參考線 36 選擇線 38 閘極介電層 40 通道層 42 導柱 42a 導柱 42b 導柱 44 電晶體 46 電阻切換元件 48 電晶體 50 源極區域 51 通道區域 5 2 汲極區域 100 基板 102 絕緣層 104 黏著層 106 傳導層 108 介電材料 110 傳導障壁層/傳導層 111 傳導障壁層/傳導層 112 底部重度摻雜區域/p型區域/半導體區域 114 本徵或輕度摻雜區域/本徵區域/半導體區域 116 重度掺雜η型頂部區域/頂部重度摻雜區域/重度 130178.doc -31 - 200903782 118 120 200 210 211 212 214 218 220 300 302 400 404 406 500 502 600 604 606 P. P2 x-x， Y-Y' 摻雜p型頂部區域 奈米碳管織物/奈米碳管纖維/奈米碳管織物之薄 層/奈米碳管織物層 形成矽化物之金屬層 底部導體/第一導體/導體軌道 傳導層 傳導層 底部重度摻雜區域/半導體區域 本徵區域/半導體區域 奈米碳管織物層/奈米碳管織物 形成石夕化物之金屬層 導柱 二極體 頂部導體 氮化鈦層 傳導材料層 導柱 二極體 頂部導體 氮化鈦層 傳導材料層 第一間距 間距 線 線 130178.doc -32·

Claims (1)

  1. 200903782 十、申請專利範圍： 1. 一種記憶體單元，其包括： 一第一導體； 一轉向兀件； 一奈米碳管織物；及 一第二導體， 其中該轉向元件及該奈米碳管織物電串聯配置於节第 一導體與該第二導體之間，且 其中該整個記憶體單元形成於一基板上。 2. 如請求項1之記憶體單元，其中該基板包括單晶石夕。 3. 如請求項1之記憶體單元，其中該轉向元件為_接面_ 極體。 4. 如請求項3之記憶體單元，其中該二極體為一 ρ“_η二極 體。 5. 如請求項4之記憶體單元’其中該二極體經垂直定向。 6. 如請求項5之記憶體單元，其中該第二導體位於該第_ 導體上方，且該二極體及該奈米碳管織物安置於該第— 導體與該第二導體之間。 7. 如請求項6之記憶體單元，其中該奈米碳管織物被安置 於第一金屬或金屬性元件與第二金屬或金屬性元件之間 且與該等金屬或金屬性元件永久接觸。 8. 如請求項7之記憶體單元，其中該第一金屬或金屬性元 件或該第二金屬或金屬性元件包括氮化鈦、氮化钽’或 鶴0 130178.doc 200903782 9.如請求項7之記憶體單 ^ x、Τ忒弟一金屬或全屬α _ 件位於該奈米碳管 金屬性7L 丁 Τ咴g織物下方且與該奈米 觸，且嗲筮_么S上 T屄g織物水久接 / 一金屬或金屬性元件位 方且與該夺乎石户怂她从、 心丁'水石反官織物上 必不木奴官織物水久接觸。 1 〇.如請求項6之記憶體單元苴 + — 1 肢早兀，具進一步包括— 一導體與該二極體之間的矽化物層。 ；°x u.=項10之記憶體單元’其中她物層為碎化鈦或 12. 如請求項u之記憶體m中該第二導體包括 層’其中該底部層為鈦或鈷。 一底部 13_如請求項6之記憶體單 卜 ，、T °发不木石及官織物安置於 該第—導體與該二極體之間。 、 14·如η月求項4之記憶體單元，其中該二極體包括一底部重 度摻雜η型區域、一中部本徵或輕度摻雜區域及一頂部 重度摻雜Ρ型區域。 Κ如請求項14之記憶體單元，其中該中部本徵或輕度播雜 區域包括一矽鍺層。 16.如請求項15之記憶體單元，其中該石夕鍺層為至少1〇原子 百分比之鍺。 1 7. 4叫求項i之記憶體單元，其中該轉向元件為一具有一 /成於夕晶半導體材料中之通道區域的薄膜電晶體。 18·如請求項丨之記憶體單元，其中將該記憶體單元之資料 狀態儲存於該奈米碳管織物之一電阻率狀態中。 19. 一種單體三維記憶體陣列，其包括： 130178.doc 200903782 ⑷-早體式形成於一基板上方之第一記憶體層級， 該第一記憶體層級包括： i) 複數個第—大體平行、大體共平面之底部導體； ii) 複數個轉向元件； iii) 複數個第—層級奈米碳管織物元件，及 IV)複數個第一大體平行、大體共平面之頂部導 體；及 v)複數個第—層級記憶體單元，其中每一第—層 級§己憶體單元包括電串聯配置於該等第一底部導 體中之一者與第一頂部導體中之一者之間的該等 轉向元件中之一者及該等第一層級奈米碳管織物 元件中之一者；及 (b) —單體式形成於該第一記憶體層級上方之第二記 憶體層級。 20. 如請求項19之單體三維記憶體陣列，其中該基板包括單 晶碎。 21. 如請求項19之單體三維記憶體陣列’其中該等轉向元件 中之每一者為一第一層级接面二極體。 22. 如請求項21之單體三維記憶體陣列，其中該等轉向元件 中之每一者為一第一層級p-i-n二極體。 23. 如請求項22之單體三維記憶體陣列，其中每一第一層級 p-i-n二極體經垂直定向。 24. 如請求項23之單體三維記憶體陣列，其中在每一第一層 級記憶體單元中，該第一頂部導體位於該第—底部導體 130178.doc 200903782 上方。 25·如叻求項24之單體三維記憶體陣列，其中每一第一層級 汜’〖思體早tl進一步包括—安置於該等第一頂部導體中之 6亥一者與5玄等第—層級ρ小η二極體中之一者之間的矽化 物層。 26. 士。月求項25之單體二維記憶體陣列其中該矽化物層為 矽化鈦或矽化鈷。
    27. 士 #求貞26之單體二維記憶體陣列，其中該等第一頂部 導體中之母|包括—底部層，其中該底部層為欽或 始。 28. 如咕求項24之單體三維記憶體陣列’其中該等奈米碳管 織物元件中之每-者安置於該等第-底部導體中之一者 與該等第一層級Ρ小η二極體中之一者之間。 29. 如响求項22之單體三維記憶體陣列，其中該等第一層級 ρ η極體中之每一者包括一底部重度摻雜11型區域、 中f3本徵或粒度摻雜區域及一頂部重度摻雜ρ型區 域。 30. 如請求項19之單體-& 早體二維記憶體陣列，其中該第二記憶體 層級包括複數個第二# _ 〜 憶體單元包括一第-展纽. θ & .η二極體’每—第二層級Ρ-^一極體包括一底部重度摻雜一 輕度摻雜區域及—頂Α重 〇〇 邠本徵或 頂部重度摻雜η型區域。 3 1.如請求項30之單體二堆 芦級、隹… 陣列’其中該第二記憶體 層級進一步包括第二複數個底 -°卩導體及弟二複數個頂部 130178.doc 200903782 V體，§亥等第二層級P-i-n二極體中之每一者安置於該等 第-底4導體中之_者與該等第二頂部導體中之一者之 間’且其中該第二記憶體層級之該等底部導體與該第一 記憶體層級之該等頂部導體係共用的。 32. 33. 34. 35. 如請求項22之單體三維記憶體陣列，其中該等第一層級 Ρ 極體中之每-者包括-底部重度摻雜ρ型區域、 中°卩本徵或輕度摻雜區域及一頂部重度摻雜η变區 域。 ’ 月求員3 2之單體二維記憶體陣列，其中該第二記憶體 層級包括複數個第二層級記憶體單元，每一第二層級記 U體單7L包括一第二層級p_i_n二極體，每一第二層級p_ in 一極體包括—底部重度摻雜n型區域、—中部本徵或 輕度摻雜區域及一頂部重度摻雜ρ型區域。 如請，項19之單體三維記憶體陣列，其中該等轉向元件 中之每一者為一薄膜電晶體。 :種用於程式化—奈米碳管記憶體單元之方法，其中該 。己fe體早兀包括一第—導體、一轉向元件、一奈米碳管 織物及一第二導贈,# yv 乐导篮其中該轉向元件及該奈米碳管織物 電串聯配置於该第—導體與該第二導體之間，且其中該 王個不米碳官記憶體單元形成於—基板上，該奈米碳管 織物具有-第-電阻率’該方法包括： 在該第一導體與該第二導體之間施加一第一電設定脈 衝，其中，在施加該第—電設定脈衝之後，該奈米碳管 織物具有一第二電阻率，該第二電阻率小於該第一電阻 130178.doc 200903782 率。 3 6.如明求項35之方法，其進—步包括：在施加該第一電設 定脈衝之後，在該轉向元件及該奈米碳管織物上施加一 第一電重設脈衝，其中，在施加該第一電重設脈衝之 後，忒奈米碳官織物具有—第三電阻率，該第三電阻率 大於該第二電阻率。 37. 如請求項36之方法’其中將該奈米碳管記憶體單元之一 資料狀態儲存於該奈米碳管織物之該第一電阻率狀態、 該第二電阻率狀態或該第三電阻率狀態中。 38. 如清求項35之方法，其中該轉向元件為一個二極體。 39. 如凊求項38之方法，其中該二極體為一接面二極體。 後如請求項39之方法，其中該二極體為一經垂直定向之p_ ι·η二極體。 41. 如請求項4〇之方法，i中兮笼 甲4第一導體位於該基板上方， 該第二導體位於該第—導體上方，且該二極體及該奈米 碳管織物垂直安置於該第—導體與該第二導體之間。 42. 如請求項4丨之方法，其 。_ ^ τ茨〇己憶體早7L進一步包括一與 S亥二極體接觸之矽化物層。 43. 如請求項42之方法，其中哕々 力丄 八Τ ^矽化物層為矽化鈦或矽化 銘。 44·如請求項41之方 木奴管織物安1於一丁負 電極與一底部電極之間且 、、 Μ °卩電極及該底部電極 接觸，該頂部電極緊靠於該奈 雷榀驭土 S織物上方且該底 电極緊靠於該奈米碳管織物 130178.doc 200903782 4 5.如請求項3 6之方法，其進一步包括：在該施加該第一電 設定脈衝之步驟之後且在該施加該第一電重設脈衝之步 驟之前，在該第一導體與該第二導體之間施加一讀取電 壓，藉此感測該記憶體單元之一第一資料狀態。 46. 如請求項45之方法，其進一步包括：在該施加該第一電 重設脈衝之步驟之後，在該第一導體與該第二導體之間 施加一讀取電壓，藉此感測該記憶體單元之一第二資料 狀態，其中該第一資料狀態與該第二資料狀態不同。 47. 如請求項36之方法，其中該轉向元件為一薄膜電晶體， 該薄膜電晶體具有一形成於多晶半導體材料中之通道 層。 4 8.如請求項35之方法，其中該基板包括單晶矽。 130178.doc
TW097111114A 2007-03-27 2008-03-27 Memory cell comprising a carbon nanotube fabric element and a steering element and methods of forming the same TW200903782A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/692,148 US7982209B2 (en) 2007-03-27 2007-03-27 Memory cell comprising a carbon nanotube fabric element and a steering element
US11/692,144 US7667999B2 (en) 2007-03-27 2007-03-27 Method to program a memory cell comprising a carbon nanotube fabric and a steering element

Publications (1)

Publication Number Publication Date
TW200903782A true TW200903782A (en) 2009-01-16

Family

ID=39590778

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097111114A TW200903782A (en) 2007-03-27 2008-03-27 Memory cell comprising a carbon nanotube fabric element and a steering element and methods of forming the same

Country Status (6)

Country Link
EP (1) EP2140492A1 (zh)
JP (1) JP2010522991A (zh)
KR (1) KR20100014547A (zh)
CN (1) CN101681921B (zh)
TW (1) TW200903782A (zh)
WO (1) WO2008118486A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI749273B (zh) * 2018-07-18 2021-12-11 南亞科技股份有限公司 動態隨機存取記憶體結構及其製備方法
TWI763443B (zh) * 2021-04-06 2022-05-01 旺宏電子股份有限公司 半導體結構

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100655078B1 (ko) * 2005-09-16 2006-12-08 삼성전자주식회사 비트 레지스터링 레이어를 갖는 반도체 메모리 장치 및그의 구동 방법
US8294098B2 (en) 2007-03-30 2012-10-23 Tsinghua University Transmission electron microscope micro-grid
US8878235B2 (en) 2007-12-31 2014-11-04 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element and methods of forming the same
US8558220B2 (en) 2007-12-31 2013-10-15 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
US8110476B2 (en) * 2008-04-11 2012-02-07 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
US8530318B2 (en) 2008-04-11 2013-09-10 Sandisk 3D Llc Memory cell that employs a selectively fabricated carbon nano-tube reversible resistance-switching element formed over a bottom conductor and methods of forming the same
US20100032639A1 (en) 2008-08-07 2010-02-11 Sandisk 3D Llc Memory cell that includes a carbon-based memory element and methods of forming the same
JP2012507150A (ja) * 2008-10-23 2012-03-22 サンディスク スリーディー，エルエルシー 低減された層間剥離特性を示す炭素系メモリ素子およびその形成方法
KR20100052080A (ko) * 2008-11-10 2010-05-19 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
JP2010123646A (ja) * 2008-11-18 2010-06-03 Toshiba Corp 電気素子、スイッチング素子、メモリ素子、スイッチング方法及びメモリ方法
US8114765B2 (en) 2008-12-31 2012-02-14 Sandisk 3D Llc Methods for increased array feature density
US8084347B2 (en) 2008-12-31 2011-12-27 Sandisk 3D Llc Resist feature and removable spacer pitch doubling patterning method for pillar structures
US8023310B2 (en) * 2009-01-14 2011-09-20 Sandisk 3D Llc Nonvolatile memory cell including carbon storage element formed on a silicide layer
JP4829320B2 (ja) * 2009-03-17 2011-12-07 株式会社東芝 不揮発性半導体記憶装置の製造方法
CN101848564B (zh) 2009-03-27 2012-06-20 清华大学 加热器件
US7955981B2 (en) * 2009-06-30 2011-06-07 Sandisk 3D Llc Method of making a two-terminal non-volatile memory pillar device with rounded corner
CN101998706B (zh) 2009-08-14 2015-07-01 清华大学 碳纳米管织物及应用该碳纳米管织物的发热体
CN101991364B (zh) 2009-08-14 2013-08-28 清华大学 电烤箱
MX2012002066A (es) 2009-08-17 2012-03-29 Intellikine Inc Compuestos heterociclicos y usos de los mismos.
CN102019039B (zh) 2009-09-11 2013-08-21 清华大学 红外理疗设备
JP5611574B2 (ja) * 2009-11-30 2014-10-22 株式会社東芝 抵抗変化メモリ及びその製造方法
JP5894980B2 (ja) 2010-05-24 2016-03-30 インテリカイン， エルエルシー 複素環式化合物およびその使用
US9127000B2 (en) 2011-02-23 2015-09-08 Intellikine, LLC. Heterocyclic compounds and uses thereof
CN104613545B (zh) * 2015-02-02 2017-05-10 广东美的制冷设备有限公司 空调器室内机及空调器的出风控制方法
CN104613620B (zh) * 2015-02-02 2017-05-10 广东美的制冷设备有限公司 空调器及其出风控制方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7858185B2 (en) * 2003-09-08 2010-12-28 Nantero, Inc. High purity nanotube fabrics and films
CN1849718A (zh) * 2003-07-09 2006-10-18 先进微装置公司 存储器件和使用及制造该器件的方法
JP4448356B2 (ja) * 2004-03-26 2010-04-07 富士通株式会社 半導体装置およびその製造方法
JP2005343744A (ja) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd カーボンナノチューブ半導体の製造方法およびカーボンナノチューブ構造体
US7479654B2 (en) * 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
US7812404B2 (en) * 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
US20060273298A1 (en) * 2005-06-02 2006-12-07 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a transistor and resistance-switching material in series
JP4975289B2 (ja) * 2005-09-06 2012-07-11 国立大学法人名古屋大学 カーボンナノウォールを用いた電子素子
EP2070088A4 (en) * 2006-08-08 2009-07-29 Nantero Inc NON-VOLATILE RESISTIVE MEMORY, CIRCUIT BREAKERS AND OPERATING CIRCUITS WITH SCALABLE NANOTUBE SWITCHES WITH TWO TERMINALS

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI749273B (zh) * 2018-07-18 2021-12-11 南亞科技股份有限公司 動態隨機存取記憶體結構及其製備方法
TWI763443B (zh) * 2021-04-06 2022-05-01 旺宏電子股份有限公司 半導體結構
US11502105B2 (en) 2021-04-06 2022-11-15 Macronix International Co., Ltd. Semiconductor structure and a method for manufacturing the same

Also Published As

Publication number Publication date
KR20100014547A (ko) 2010-02-10
WO2008118486A1 (en) 2008-10-02
CN101681921A (zh) 2010-03-24
EP2140492A1 (en) 2010-01-06
JP2010522991A (ja) 2010-07-08
CN101681921B (zh) 2013-03-27

Similar Documents

Publication Publication Date Title
TW200903782A (en) Memory cell comprising a carbon nanotube fabric element and a steering element and methods of forming the same
US7667999B2 (en) Method to program a memory cell comprising a carbon nanotube fabric and a steering element
US7982209B2 (en) Memory cell comprising a carbon nanotube fabric element and a steering element
JP5735271B2 (ja) 大きくて一様な電流を有する上向きｐｉｎダイオードの大型アレイとそれを形成する方法
US7767499B2 (en) Method to form upward pointing p-i-n diodes having large and uniform current
KR20100031698A (ko) 선택적으로 성장한 가역 저항-스위칭 소자를 사용하는 메모리 셀과 상기 메모리 셀을 형성하는 방법
JP2013505581A (ja) 低コンタクト抵抗を有する３次元ポリシリコンダイオードおよびその形成方法
JP2009517863A (ja) ニッケル−コバルト酸化物切換素子を含むメモリセル
TW201005936A (en) Fully self-aligned pore-type memory cell having diode access device
TW201017946A (en) Methods for increasing carbon nano-tube (CNT) yield in memory devices
JP2010532564A (ja) 逆方向リークが減少した３次元の読み書きセルとそれを作る方法