TW200847289A - Method of making a P-type metal-oxide semiconductor transistor and method of making a complementary metal-oxide semiconductor transistor - Google Patents

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200847289 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種金氧半導體電晶體的製造方法，尤指—種 能夠降低負偏壓溫度不穩定性(negative bias temperature instability，NBTI)之應變矽金氧半導體電晶體的製造方法。 【先前技術】 隨著半導體製程進入深次微米(例如45奈米及以下)時代，在 半導體製程中利用一高應力膜來提升金氧半導體 (metal-oxide-semiconductor，MOS)電晶體的驅動電流(drive current)已逐漸成為一熱門課題。目前利用高應力膜來提升金氧 半導體電晶體的驅動電流可概分為兩方面：其一方面係應用在錄 化石夕專金屬石夕化物形成前的多晶石夕應力層(P〇ly Stress〇r);另_方 面則係應用在鎳化石夕等金屬石夕化物形成後之接觸洞姓刻停止層 (contact etch stop layer，CESL)。 在接觸洞蝕刻停止層(CESL)的製程上，由於需考量形成鎳化 矽時不能忍受較高熱效應的緣故，因此必須限制製程溫度小於 430C。所以於習知技術中，在製造接觸洞|虫刻停止層(cesl)之 高應力膜時，一般會先沈積一由氮化矽(SiN)所組成的薄膜，然 後再藉由此薄膜來提升金氧半導體電晶體的驅動電流。 清參考弟1及2圖，第1及2圖為習知製造一高壓縮應力膜於p 200847289 型孟氧半‘體(P_type metal-oxide semiconductor，PMOS)電晶體 表面的方法示意圖。如第l圖所示，首先提供一半導體基底l〇， 例如一矽基底，且半導體基底10上包含有一閘極結構12。其中， 閘極結構12包含有一閘極氧化層(gate〇xide) 14、一位於閘極氧化 層14上之閘極16、一位於閘極16頂表面之覆蓋層(caplayer) 18、 以及一側壁子(spacer) 20。一般而言，閘極氧化層14係由二氧化 矽(silicon dioxide，Si〇2)所構成，閘極16係由摻雜多晶石夕(d〇ped polysilicon)所構成，而覆蓋層18則係由氮化矽層所組成，用以保 護閘極16。此外，閘極結構12所在之主動區域(activearea)外圍的 半導體基底10内另環繞有一淺溝隔離(STI) 22。隨後進行一離子 佈植(ion implantation)製程，以於侧壁子2〇周圍之半導體基底1〇 内形成一源極/汲極區域26。接著於半導體基底1〇與閘極結構12 表面濺鍍一金屬層（圖未示），例如一鎳金屬層。然後進行一快速 升溫退火(rapid thermal annealing，RTA)製程，使金屬層與閘極％ 以及源極/汲極區域26接觸的部分反應成矽化金屬層。最後再去 除未反應的金屬層。 接著，如第2圖所示，在反應室(chamber)中通入石夕曱烧 (silane ’ SitLO與氨氣(ammonia，NH3)，並進行一電漿增強化學氣 相沈積(plasma enhanced chemical vapor deposition，PECVD)製 程’以形成一高壓縮應力膜(high compressive stress film) 28 (亦做 為CESL)覆蓋於閘極結構12與源極/没極區域26表面。藉由高壓縮 應力膜28來壓縮閘極16下方，亦即通道區(channel region)之半導 7 200847289 體基底10的晶格排列，進而提升通道區的電洞遷移率以及應變石夕 (strained-silicon) PMOS電晶體之驅動電流(drive current)。 然而如上述之習知技術中，使用以矽曱烷為主的材料，以 PECVD方法製造SiN壓縮應力膜時，易發生嚴重的NBTI劣化。如 第3圖所示，係將具有壓縮應力分別為_〇.2、《2.4、及-2.7 GPa之 SiN壓縮應力膜之半導體晶片樣品批號卜2、及3以一測量時間施 加一強制電壓(stress voltage)，然後量測該半導體晶片上之m〇S 電晶體之起始電壓(threshold voltage)變化值。當SiN壓縮應力膜 之應力達約_0.2Gpa之應力以上時，即有大於8〇 mv的起始電壓 變化值，顯示NBTI的惡化。 因此，仍需要一種新穎的PM0S之製造方法，以製造具有改 善之NBTI性能之應變矽PMOS。 【發明内容】 本發明之一目的是提供一種製造PMOS電晶體之方法，並提 供一種技術相關之製造互補式金氧半導體(c〇mplementary metal_oxide semiconductor，CMOS)電晶體之方法，以製造具有改 良之NBTI性能之應變矽PMOS及CMOS電晶體。 於本發明之一態樣，依據本發明之製造PMOS電晶體之方 法，包括下列步驟。首先，提供一半導體基底。形成一閘極結構 200847289 ， 及-’級極於半導體基底上。然後，提供—具有至少一取代 基之魏(下文中有時稱為「經取代之魏(substituted silane)」）， ^取代基係遥自烴基(hydrGearbyl)、烴氧基、缝、祕、叛基、 及i|基馳成組群之—者。提供氨氣。使此經取代之石夕燒 ’、氨氣反應’以戦—壓縮應力職蓋於___極/汲極 區域表面。 ;本务月之另恶樣，依據本發明之製造PMOS電晶體之方 法，包括下列步驟。首先，提供一半導體基底。形成一問極結構、 ^源極/汲極區域於半導體基底上。織，形成—壓縮應力膜 覆蓋於閘極結構與源極/汲極㉛或表面。最後，於壓縮應力膜植 入氟(F)原子、氧(〇)原子、或碳(c)原子。 於本發明之又-態樣，依據本發明之製造CM〇s電晶體之方 ^ ’包括下列步驟。首先’提供—半導體基底，半導體基底包括 N型主動區域及—p型絲區域。形成—伸張應力膜覆蓋n型主 動區域。其次’提供一具有至少一選自烴基、烴氧基 (hyd_rboxy)、絲(carb〇nyl)、酸基(!>_沖、縣㈣㈣^ g up)酉曰基(estergr〇up)、及鹵基(ha〗〇別⑽p)所組成組群之一者 做為取代基之魏。提供I氣。使此經取代之魏與氨氣反應， 以形成-墨縮應力膜覆蓋料體基底、伸張應力膜、及P型主動 區域° ，軸-鮮覆纽柳社祕域之_應力膜。 移除未被遮罩覆蓋之壓縮應力膜部分。最後，移除遮罩，而製得 9 200847289 一CMOS電晶體。 於本發明之又一態樣，依據本發明之製造CMOS電晶體之方 法，包括下列步驟。首先，提供一半導體基底，其包括一N型主 動區域及P型主動區域。其二欠，幵从一伸張應力膜覆蓋N型主 動區域。形成一壓縮應力膜覆蓋半導體基底、伸張應力膜、及p 型主動區域。接著，於壓_力雌人氟原子、氧原子、或碳原 子。然後，形成一遮罩覆蓋位於p型主動區域之壓縮應力膜。移 除未被遮罩覆蓋之壓縮應力膜部分。最後，移除遮罩，而製得一 CMOS電晶體。 於本發明之又一態樣，依據本發明之製造CMOS之方法，包 括下列步驟。首先，提供—半導體基底，其包括—_主動區域 及Pi主動區域。其次，提供一石夕烧，石夕烧具有至少一選自烴 基、烴氧基、羰基、醛基、羧基、酯基、及_基所組成組群之一 者做為取代基。提供氨氣。使此經取代之矽烷與氨氣反應，以形 成應力膜覆蓋半導體基底、n型主動區域、及p型主動區 或接著，形成一遮罩覆蓋位於p型主動區域之壓縮應力膜。然 後，移除未被遮罩覆蓋之壓縮應力膜部分。移除遮罩。最後，形 成伸張應力膜覆蓋N型主動區域，製得一CMOS電晶體。 於本發明之又一態樣，依據本發明之製造CMOS電晶體之方 法，包括下列步驟。首先，提供一半導體基底，其包括一N型主 200847289 動區域及一P型主動區域。其次，形成一壓縮應力膜覆蓋N型主 動區域、P型主動區域、及半導體基底。接著，於壓縮應力膜植 入說原子、氧原子、或碳原子。然後，形成_遮罩覆蓋位於p型 主動區域之壓縮應力膜。移除未被遮罩覆蓋之壓縮應力膜部分。 然後’移除遮罩。最後’形成_伸張應力膜覆顧型主動區域， 製得一 CMOS電晶體。 【實施方式】 請參照第4至帽，第4至6圖為本發明製造—具#高壓縮應力 膜之PMOS電晶體之方法之示意圖。如約騎示，首先提供一 半導體基細，例如-料圓㈣⑽wa㈣或—赠絕緣(s〇i) 基底，且半導縣細上包含有—閘極結構63。祕結構一般可 包括閘極’及可進一步包括例如閘極介電層、覆蓋層、自對準金 屬矽化物層（又稱為salicide)、襯墊層、或側壁子。如第4圖所示， 閘極結構63包含有-閘祕，並進—步包含—酿介電層64位於 閘極66與半導體基底60之間、一位於閘極66頂表面之覆蓋層邡、 以及:側壁子70。-般而言，閘極介電層6何為—仙熱氧化或 沈積等製程所形成之氧化0或氮⑦化合物等絕緣物質所構成，而 覆蓋層68則可由一用以保護閘極66之氮化矽層所組成。此外，閘 極結構63所在之主動區域(AA)外圍之半導體基底6〇内另環繞一 淺溝隔離(STI)62 ’用來使此PMOS電晶體與其他元件相隔離。 如第5圖所示，接著進行一離子佈植(ion implantation)製程’ 11 200847289 以於閘極結構63周圍之半導體基底60中形成一源極/汲極區域 74。接著進行一快速升溫退火(Γ&ρ^ thermal annealing)製程，利 用900至1 〇5〇°C的高溫來活化源極/；:及極區域74内的摻雜質，並同 時修補在各離子佈植製程中受損之半導體基底6〇表面的晶格結 構。此外，亦可視產品需求及功能性考量，另於源極/汲極區域 74與閘極結構63之間分別形成一輕摻雜汲極(LDD)或源極/汲極 延伸(source/drain extension)，或者於源極/汲極區域74與閘極結構 63表面再形成一自行對準金屬矽化物(salicide)，此皆為習知相關 技藝者與通常知識者所熟知，在此不多加贅述。 然後如第6圖所示，進行一PECVD製程，以於閘極結構幻與 源極/汲極區域74表面形成一高壓縮應力膜76。在本發明之一較 佳實施例中，此PECVD是先將半導體基底60置於一沉積反應室 中，接著通入一具有至少一選自烴基、烴氧基、羰基、醛基、羧 基、酯基、及鹵基所組成組群之一者為取代基之矽烷做為一前驅 物(precursor)。隨後再通入氨氣，使此經取代之石夕烧與氨氣反應， 進行電漿增強化學氣相沈積，以於閘極結構63與源極/汲極區域 74表面形成一高壓縮應力膜76。其中，前驅物之流量可介於每分 釦30至3000克，氨氣之流量可介於每分鐘3〇標準立方公分 (standard cubic centimeter per minute，seem)至20000 seem之間。 此外，形成高壓縮應力膜76之高、低頻無線電波的功率可分別介 於 50 瓦(watts)至 3000 瓦。 12 200847289 於本發明中所使用之經取代之石夕垸，可具有一或多個石夕原 子，例如為單魏 '二魏、三魏、四魏、及五石夕烧等，並 具有至少-個或更多個取代基。取代基可為獨立選自烴基、煙氧 基、叛基、搭基、叛基、醋基、及齒基所組成組群之一者。其中， 煙基可舉例為烧基、烯基、或块基。烴氧基可以视表示，尺可 舉例為烧基、烯基、或快基。可以_c〇R表示，R可舉例為燒 基、烯基、或炔基。搭基即為_CH0。羧基即為_c〇〇H。醋基可 ICOOR表示’ R可舉例魏基、烯基、或絲。鹵基可舉例為 氣(F)、氯(C1)、漠(Br)、或碟⑺。較佳所使用之經取代之魏在 壓縮應力膜製程條件下可為氣體，例如在低壓或加溫下可為氣 態，即可便利於本發明中利用。 使用具有上述取代基之矽烷做為前驅物以pEcvD等方法製 造高壓縮應力膜，如同於在高壓縮應力膜中原位(in·—)摻雜例 如氧原子、氣原子、碳原子等雜f，如此可攫餘⑻膜中的h+ 離子’大為改善PMOS之NBTI性能。形成高壓縮應力膜之方法除 了 PECVD之外’尚可舉例有低壓化學氣相_法(Lpcv〇)及高 密度電衆化學氣相沉積法(HDPCVD)。 表1顯示使用四甲基矽烷(tetramethylsilane，本文中有時簡稱 為4MS)做為前驅物製得之高壓縮應力膜卿膜)裝置性能與使用 矽甲院為主(SiiVbased)之前驅物製得高麼縮應力膜臈)裝置 性能之比較。使肋甲基石规，可製得約_3 6GPa的高壓縮應力 13 200847289 膜’使用未經取代的矽烷做為前驅物則製得-3 0GPa之高壓縮應 力膜(SiN膜)之裝置，二者均可獲得約53%的PMOS離子增益(ion gain) 〇 表1 膜 處理溫 度 裝置晶圓(Device Wafer) 毯覆性晶圓 (Blanket Wafer) CC) 離子（/z 離子增 離子增 應力 厚度 A//zm) 益 益％ (GPa) (埃） 低應力基 準膜 400 390.38 -0·2 以SiH4製 得-3.0GPa 400 599.99 209.61 53.69 -3·0 1013 以4MS製 得-2.7GPa 400 554.52 164.14 42.05 -2.73 1011 以4MS製 得-3.0GPa 400 550.45 160.06 41.00 -3.06 977 以4MS製 得-3.6GPa 480 597.89 207.51 53.16 -3.55 1029 將使用四曱基矽烷製得高壓縮應力膜(SiN膜)之裝置與使用 矽烷為主製得高壓縮應力膜(SiN膜)之裝置比較其NBTI性能，如 第7圖所示，使用四曱基矽烷製得高壓縮應力膜(SiN膜)之裝置， 14 200847289 其高壓縮應力膜之應力為-2.75GPa，裝置之使用壽命測得大於十 年’顯示有良好的NBTI性能。而使用矽烷為主製得高壓縮應力 膜(SiN膜)之裝置，其高壓縮應力膜之應力為約_〇65GPa，裝置 之使用壽命約五年，可知其NBTI性能較差。 請參閱第8圖，第8圖為本發明之高壓縮應力膜之傅立葉轉換 紅外光譜(Fourier Transform Infrared Spectroscopy，FTIR)示意 圖。如第8圖所示，藉由使用四曱基矽烷做為前驅物與氨氣反應， 於電漿增強化學氣相沈積製程中產生的高壓縮應力膜76，具有 Sl_CH3鍵結，顯示因於製造SiN膜時藉由原位(in-situ)摻雜C雜質 而產生，可幫助攫獲H+離子。PMOS之NBTI性質因此而改良，並 且同時亦可獲得高壓縮應力膜。 使鬲壓lig應力膜摻雜雜質以攫獲H+離子之方法，除了上述使 用先驅物原位摻雜之外，尚可使用異位(ex_situ)摻雜的方式，將 F、〇、或C原子植入(implantati〇n)已製得的高壓縮應力膜中，以 將存在於膜中的H+離子捕獲。F、〇、或c原子捕獲^離子的能力， 可依其陰電性而定，—般*f>q>c。因此，請參閱第9圖，其 顯不本發明之態樣之—具财蝴。依據本發明之製造 PMOS電晶體之方法，可包括下列步驟。首先，提供一半導體基 底80紐，形成一閘極結構82。閘極結構一般可包括問極，及 可進-步包括例如閘極介電層、覆蓋層、自對準金屬魏物層、 襯塾層、或側壁子。如第9圖所示，閘極結構幻包括閘極88、閘 15 200847289 極介電層86、襯墊層9G、及覆蓋層92。及形成—細汲極區域 於半導體基底上，源極級極區域可進—步包括輕摻雜區％做為 LDD與重獅區％。源極/雜區域朗極結構表面亦可進—步 形成-自行對準金屬石夕化物。然後，形成一壓縮應力膜84覆蓋ς 閘極結構82與源極/汲極區域表面。壓縮應力臈84的形成可藉由 例如習知之通入矽曱烷與氨氣，並進行pECVD製程而達成。最 後，進行一佈植步驟，於壓縮應力膜84中植入一氟原子、氧原子、 或碳原子，其植入於膜内的量可為例如1〇n原子/cm2至1〇r7原子 /cm2，較佳為1014原子W至1〇16原子/cm2。植入的方法可使用例 如高電流注入法(high current injection，HI)、中電流注入法 (medium current injection，MI)、高能注入法(highenergy injection，HEI)、或其類似者進行。F、〇、或c原子的來源可為 例如含氟、含氧、或含碳的化學品(fluorine_，〇xygen_，OT carbon-containing chemicals) 〇 請參閱第10圖至第15圖，第10圖至第15圖為本發明另一實施 例製造具有雙接觸洞蝕刻停止層(dual CESL)之CMOS之方法示 意圖。如第10圖所示，首先提供一個以淺溝隔離(STI) 1〇6區隔出 NM0S電晶體區102以及PM0S電晶體區104的半導體基底100,且 各NMOS電晶體區102及PM0S電晶體區104上各具有一nm〇S閘 極108、一PM0S閘極110以及一置於各閘極與半導體基底;[〇〇 之間的閘極介電層114。接著於NM0S閘極1〇8與PM0S閘極110 的側壁表面各別形成一由矽氧層與氮化矽層所構成的襯墊層 16 200847289 112。 然後進行一離子佈植製程，以於NMOS閘極108與PMOS閘極 110周圍的半導體基底100中各形成一源極/汲極區域116與117。 緊接著進行一快速升溫退火製程，利用9〇0至105〇。(：的高溫來活 化源極/汲極區域116與117内的摻雜質，並同時修補在各離子佈 植製程中受損之半導體基底1〇〇表面的晶格結構。此外，亦可視 產品需求及功能性考量，另於源極/汲極區域116、in與各閘極 108、110之間分別形成—輕摻雜没極(ldd) 118與119。 接著於半導體基底100表面濺鍍一金屬層（圖未示），例如一 鎳金屬層，然後進行一快速升溫退火(RTA)製程，使金屬層與 NMOS閘極108、PMOS閘極11〇以及源極/沒極區域116與117接觸 的部分反應成矽化金屬層115，完成自行對準金屬矽化物製程 (salicide) 〇 在去除未反應之金屬層之後，接著進行一PECVD製程，以 於NMOS電晶體區1 〇2與PMOS電晶體區104中的石夕化金屬層115 表面形成一局拉伸應力膜(high tensile stress film) 120。 然後如第11圖所示，進行一光阻塗佈、曝光以及顯影製程， 以形成一圖案化光阻層122並覆蓋整個NMOS電晶體區1〇2。接著 以圖案化光阻層122做為遮罩進行一蝕刻製程，去除未被圖案化 17 200847289 光阻層122覆蓋的區域，亦即覆蓋於？乂〇8電晶體區1〇4上的高拉 伸應力膜120，以便僅留下高拉伸應力膜12〇kNM〇s閘極1〇8與 源極/汲極區域116表面。 如第12圖所示’接著移除覆蓋於NMOS電晶體區102上的圖 案化光阻層122。然後，如第13圖所示，於一反應室(未示出）中 進行PECVD製程：通入一具有至少一選自烴基、烴氧基、羰基、 ， 醛基、羧基、酯基、及鹵基所組成組群之一者為取代基之矽烷(如 上述）’做為前驅物。隨後再通入氨氣，使此經取代之矽烷與氨 氣反應’進行電漿增強化學氣相沈積，以於NM0S電晶體區1〇2 與PMOS電晶體區1〇4上形成一高壓縮應力膜124。其中，前驅物 之流量係介於每分鐘3〇至3000克，氨氣之流量係介於3〇 8()(；111至 20000 sccm。此外，形成高壓縮應力膜124之高、低頻無線電波 的功率均係介於50瓦至3〇〇〇瓦。 v 如同先前所述之實施例，本實施例之高壓縮應力膜124中具 有例如S1-CH3鍵結，可藉由這些鍵結攫獲11+離子，以改善元件之 ΝΒΉ性能。 然後如第14圖所示，進行一光阻塗佈、曝光以及顯影製程， 以形成一圖案化光阻層126並覆蓋整個]?]^〇8電晶體區1〇4。接著 、固案化光卩且層ία做為遮罩進行—#彡彳製程，去除未被圖案化 光阻層126覆蓋的區域，亦即覆蓋晶體區1〇2上的高壓 18 200847289 細應力膜124 ’以形成一高壓縮應力膜124於PMOS閘極110與源 極Λ及極區域117表面。隨後移除覆蓋於pM〇s電晶體區刚上的圖 案化光阻層126。製得如第15圖所示之CM0S。 或者，依據本發明之另一態樣，上述實施例之CM〇kpM〇s 區的壓縮應力膜可先藉由例如習知方法㈣甲烧(卿)與氨經由 PECVD製知’再植入氟、氧、或碳原子以攫取h+離子。例如， 錢^rCMOS之製造程序至如第12圖所示，形成—高拉伸應力膜 120於NMOS閘極1〇8與源極/汲極區域116表面之後，接著如第16 圖所示通入石夕甲烧與氨氣，並進行一pECVD製程，以於 電晶體區102與PMOS電晶體區104上形成一高壓縮應力膜⑵。 矽甲烷之流置可介於3〇sccms30〇sccm，氨氣之流量可介於3〇 seem至200〇sccm，使用分別介於5〇瓦至3〇〇〇瓦之高、低頻無線 電波功率。接著，進行一佈植步驟，於壓縮應力膜125中植入一 氟原子、氧原子、或碳原子，其植入的量可為例如1〇12原子/cm2 至1〇17原子/cm2，較佳為原子/cm2至1〇16原子/cm2。植入的方 法可使用例如高電流注入法、中電流注入法、高能注入法、或其 類似者進行。F、〇、或C原子的來源可為例如含氟、含氧、或含 碳的化學品。然後，進行與第14圖所示之相同步驟，去除覆蓋於 NMOS電晶體區1〇2上的高壓縮應力膜125，以形成一高壓縮應力 膜125於PMOS閘極11〇與源極/；:及極區域117表面，製得一如第15 圖所示之CMOS。 19 200847289 此外’不侷限於先前第1G圖至第15_述錄造高拉伸應力 膜然後再製造高壓織力關餐，本發明又可先形成—高壓縮 應力膜於PMQSUJi ’然後於進行相對應之磁彳製程後开多成 -高拉伸應力膜於NMOS電晶體上。亦即，依據本發明之另一態 樣’係於具有N型线輯灿型絲區域之半導縣底上通入 如上述之經取代之石夕烧做為先驅物，及通入氨氣，使經取代之 石夕烧與氨氣反應’⑽成—壓軸力纖蓋半導縣底、N型主 動，域、及P型主動區域。經取代之魏具有至少一選自煙基、 烃氧基、祕、路基、叛基、醋基、及齒基所組成組群之取代基。 然後形成-鮮覆纽於P社動區域之壓職細，以進行相 對應之伽m程’歸未被料覆紅魏應力朗部分。移除 遮罩後’職-高㈣應賴於N型絲區域及p齡動區域之 壓縮應力膜上。再進行相對應讀程，移除未被遮罩覆蓋之 拉伸應力膜的部分，製得— CM〇s。 或者，又依縣發日狀另—祕，本發啊先形成一高壓縮 應力膜於PMOS電晶體上，織於進行相對應之侧製程後形成 一高拉伸應力膜職M〇S電晶體上。而形成—賴縮應力膜於 〃 0S電晶體之方式，是先形成一般之高_應力膜，再植入 ^氧、或碳原子至财，以使高壓縮應力膜摻 碳原子。 π % 4 綜上所述’她於習知製造具有高壓_力狀PM0S或 20 200847289 CMOS的方法’於本發日种所製得之賴縮應力翻其内換雜有 F、C、或〇原子’可攫獲高壓縮應力臈製造時殘留於膜中的『 離子□此可改善NBim# ’進而有效改良金氧半導體電晶 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範 圍所做之均等變化與修飾，皆應屬本㈣之涵蓋範圍。 【圖式簡單說明】 第1圖至第2圖為習知製造一高壓縮應力膜於PMOS電晶體 表面的方法示意圖。 第3圖為電晶體上壓縮應力對起始電壓(thresh〇id v〇itage)變 化值之作圖。 第4至6圖為依據本發明之製造一具有高壓縮應力膜之 PMOS電晶體之方法之示意圖。 第7醜示將依據本發明之方法製得之具有高壓縮應力膜 (SiN膜)之裝置與習知之方法製得之裝|比較細^性能。 第8圖為本發明之高壓縮應力膜之傅立葉轉換紅外光譜 (Fourier Transform Infrared Spectroscopy，FTIR)示意圖。 第9圖顯示本發明之另一態樣之一具體實施例。 第10至I5圖為本發明又一實施例製造具有雙接觸洞餘刻停 止層(dual CESL)之CMOS之方法示意圖。 第16圖顯示本發明之另一態樣之一具體實施例。 21 200847289 【主要元件符號說明】 10 半導體基底 12 閘極結構 14 閘極氧化層 16 閘極 18 覆蓋層 20 侧壁子 22 淺溝隔離 26 源極/没極區域 28 高壓縮應力膜 60 半導體基底 62 淺溝隔離 63 閘極結構 64 閘極介電層 66 閘極 68 覆蓋層 70 側壁子 74 源極/>及極區域 76 高壓縮應力膜 80 半導體基底 82 閘極結構 84 壓縮應力膜 86 閘極介電層 88 閘極 90 襯藝層 92 覆蓋層 94 輕摻雜區 96 重摻雜區 100 半導體基底 102 NMOS電晶體區 104 PMOS電晶體區 106 淺溝隔離 108 NMOS閘極 110 PMOS閘極 112 概塾層 114 閘極介電層 115 石夕化金屬層 116 源極/汲極區域 117 源極/没極區域 118 輕摻雜没極 119 輕摻雜;:及極 120 高拉伸應力膜 122 圖案化光阻層 124 高壓縮應力膜 125 高壓縮應力膜 126 圖案化光阻層 22

Claims (1)

1. 200847289 十、申請專利範圍： 1· -種製造p型金氧半導體電㈣之方法，包括： 提供一半導體基底； 形成-閘減構、及—祕/祕輯於該 提供一魏，該魏具有至少—取代基，該取絲俩自煙基、 —基、縣、、減、sl基、及㈣所组成組群之一者； 提供氨氣(ammonia);及 使該雜無氨岐應，⑽成—壓義力师卿__職 film)覆蓋於該閘極結構與該源極/汲極區域表面。 2·如申料她圍第1項所述之方法，其巾該閘極結構包括一間 極、-閘極介電層位於該閘極與該半導體基底之間、及一覆蓋層 位於該閘極上。 曰 3. 如申請專利範圍第丨項所述之方法，其中該閘極結構包括一閑 極、-開極介電層位於制極與該轉體基底之間、—覆蓋層位 於該閘極上、及至少一襯墊層位於該閘極之側壁上。 曰 4. 如申請專利範圍第！項所述之方法，其中該閉極結構包括一閉 極、-閘極介電層位於該雜與該半導體基底之間、—覆蓋層位 於該閘極上、及至少-繼子位於該_之㈣上。 曰 5. 如申請專利範圍第！項所述之方法，射該_結構包括一閑 23 200847289 極、一閘極介電層位於該閘極與該半導體基底之間、一金屬矽化 物層位於該閘極上、及至少一襯墊層位於該閘極之側壁上。 6.如申明專利範圍第1項所述之方法，其中該源極/汲極區域包括 一源極/汲極及一輕摻雜沒極(LD〇)。 7·如申明專利範圍第1項所述之方法，其中該源極/汲極區域另包 括一金屬矽化物層位於其表面。 8· —種製造P型金氧半導體電晶體之方法，包括·· 提供一半導體基底； 形成一閘極結構、及一源極/汲極區域於該半導體基底上； 形成-壓縮應力膜(compressive stress film)覆蓋於該間極結構與 該源極/汲極區域表面；及 於該壓縮應力膜植入氟原子、氧原子、或碳原子。 9. 如申請專機圍第8項所述之方法，其中該閘極結構包括一閘 極、一閑極介電層位於該閘極與該半導體基底之間、及—覆蓋層 位於該閘極上。 曰 10. 如申請專利範圍第8項所述之方法，其中該閘極結構包括一 閘極、-閘極介電層位_閘極與該半導體基底之間、 位於該閘極上、及至少—襯墊層位於該閘極之側壁上。a 24 200847289 Π極;;，所述之方法，其中該閑極結構包括-閑極、一閘極介電層位於顧極與該半導體基底之間、 位於該f雜上、及至少—側壁子位於該祕之側壁上。一 /1思 電層位於該間極與該半導體基底之間、一金屬石夕 化物層位於該間極上、及至少-襯墊層位於該閘極之側壁上。 =一如中料概項所述之方法，其中魏極級極區域包 括一源極/汲極及一輕摻雜汲極(LDD)。 14,如申請專利範圍第8項所述之方法，其中該源極/汲極區域另 包括一金屬矽化物層位於其表面。 15· -種製造互補式金氧半導體電晶體之方法，包括： 提供一半導體基底，該半導縣底包括-N型絲區域及一p型 主動區域； 形成一伸張應力膜覆蓋該N型主動區域； 提，-魏，該魏具註少—取代基，該取代基係選自煙基、 '氧土 Jk基盤基、羧基、醋基、及齒基所組成組群之一者； 提供氨氣(ammonia); 使該魏無I氣反應，以職—_應力難。mPrcssivest讎 咖)覆蓋辭導體基底、該伸張應力膜、及斯社動區域； 25 200847289 形成-遮罩覆蓋位賊p型主祕域之該㈣應力膜； 移除未被麵料蓋之賴職捕部分；及 移除該遮罩。 如申請專利範圍第15項所述之方法，其中細型主動區域包 —^第-閘極結構及一第—源極級極區域，該p型主動區域包括 —第二閘極結構及-第二源極/汲極區域。 1—7.如申請專利範圍第16項所述之方法，其中第—閘極結構及第 -閘極結構均包括—閘極、—閘極介電層位於該_與該半導體 基底之間、及一覆蓋層位於該閘極上。 认如申請專利範圍第16項所述之方法，其中第—閑極結構及第 -閘極結構均包括—閘極、—閘極介電層位於該閘極與該半導體 基底之間、-覆蓋層位於該閘極上、及至少—襯麵錄 之側壁上。 19. ”申請專利範圍第16項所述之方法，其中第1極結構及第 閘極結構均包括—雜、—難介電層位於糊極與該半導體 基底之間、一覆蓋層 位於該閘極上、 之側壁上 及至少一側壁子位於該閘極 20.如申請專利範圍第16項所述之方法，其中第—閑極結構及第 26 200847289 ‘襯墊層位於 2極結構均包括極介電層位於該·與該半導體 基底之間、一金屬矽化物層位於該閘極上、及至少 该間極之侧壁上。 如申請專機圍第16項輯之方法，其中第—源極級極區域 及弟-源極/汲極區域均包括—源極/汲極及 (LDD) 〇 =如申請專利範圍第16項所述之方法，其中第—源極級極區域 弟—源極/沒極區域均另包括一金屬石夕化物層位於其表面。 2日3. -種製造互補式金氧半導體電晶體之方法，包括： =-半導體基底’該半導體基底包括_N型主動區域及一蹭 主動區域； 形成一伸張應力膜覆蓋該N型主動區域； 开3成一壓縮應力膜覆蓋該本壤轉其 /牛¥體基底该伸張應力膜、及該p型 主動區域； 於該壓縮應力馳人氟原子、氧原子、或碳原子； 7成遮罩復蓋位於該P型主動區域之該壓縮應力膜 移除未被魏罩覆蓋之賴誠力膜部分；及 移除該遮罩。 24·如中請專利範圍第23項所述之方法，其中娜型主動區域包 27 200847289 •括#第一閘極結構及一第一源極/汲極區域，該P型主動區域包括 一第二閘極結構及—第二源極/汲極區域。 25.如申請專利範圍第Μ項所述之方法，其中第一閘極結構及第 閘極、乡°構均包括一閘極、一閘極介電層位於該閘極與該半導體 基底之間、及一覆蓋層位於該閘極上。 2—6.如申請專利範圍第24項所述之方法，其中第—閘極結構及第 =極結構均包括—閘極、—閘極介電層位於該閘極與該半導體 :底之間、-覆蓋層位於該閘極上、及至少—缝層位於 之側壁上。 =閣如，專利範圍第24項所述之方法，其中第1極結構及第 :二極結構均包括—閘極、—閘極介電層位於該閘極與該半導體 ;]復蓋層位於该閘極上、及至少一側壁子位於該閘極 之側壁上。 二如申請專利範圍第24項所述之方法’其中第-閘極結構及第 義二極結構均包括—閘極、—閘極介電層位於該閘極與該半導體 ::之間、-金屬石夕化物層位於該間極上、及至少一襯墊層位於 Μ間極之側壁上。 29·如申請專利範圍第24項所述之方法，其中第—源極/汲極區域 28 200847289 源極/汲極及一輕摻雜汲極 及第二源極/汲極區域均包括一 (LDD)。 •如申明專利觀圍第24項所述之方法，其令第一源極/汲極區域 及第-源極/汲麵域均另包括—金屬魏物層位於其表面。 31. -種製造互補式金氧半導體電晶體之方法，包括： 提供-半導體基底’該半導體基底包括一_主動區域及一p型 主動區域； 提Μ抑垸具有至少—取代基，該取代基係選自烴基、 ，氧基，基、路基、縣、錄、及鹵基所組成組群之-者； 提供氨氣(ammonia); 形成一遮罩覆1•位⑽p型絲區域之減縮應力膜； 、元-、孩氨軋反應’以形成一壓縮應力膜(c〇mpressivestress 版)覆蓋斜導縣底、綱型絲區域、及斯型絲區域； 移除未被麵轉蓋之賴随力膜部分； 移除該遮罩；及 形成一伸張應力職蓋_型絲區域。 女申明專利範圍第31項所述之方法，其中該N型主動區域包 括第閘極結構及一第一源極/汲極區域，該p型主動區域包括 一第二閘極結構及一第二源極/汲極區域。 29 200847289 33·如申請專利範圍第32項所述之方法，其中第1 一閘極結構均包括一閘極、一閑 電層位於该閘極與該半導體 基底之間、及一覆蓋層位於該閘極上。 34.如申請專利範圍第32項所述之方法， - ^ T ^閘極結構及弟 -閘極4均包括—閘極、—閘極介電層位於該閘極轉半導體 基底之間、-覆蓋層位於該_上、及至少—輸層位 之側壁上。 35. 如申凊專利範圍第32項所述之方法，其中第—閘極結構及第 二閘極結構均包括—閘極、—閘極介電層位於該閘極與該半導體 基底之間、-覆蓋層位於·極上、及至少—繼子位於該間極 之側壁上。 36. 如申請專利範圍第32項所述之方法，其中第—閘極結構及第 -閘極結構均包括—酿、—閘極介電層位於該_與該半導體 基底之間、-金財化物層位於該閘極上、及至少—襯塾層位於 該閘極之側壁上。 37·如申清專利|巳圍第32項所述之方法，其中第一源極級極區域 及第二源極/汲極區域均包括—源極/汲極及—輕摻雜沒極 (LDD) 〇 30 200847289 38.如申請專利範圍第32項所述之方法，其中第—源極/沒極區域 及第二源極級極區域均另包括—金屬耗物層位於其表面。 39· —種製造互補式金氧半導體電晶體之方法，包括·· 提供-半導體基底，該半導縣底包括主動區域及一p型 主動區域； 形成-_應力膜覆蓋該N型主動區域、該p型主動區域、及該 半導體基底； ^ 於5亥虔細應力膜植入氟原子、氧原子、或碳原子； 形成一遮罩覆蓋位於該p型主動區域之該壓縮應力膜； 移除未被該遮罩覆蓋之該壓縮應力膜部分； 移除該遮罩；及 形成一伸張應力膜覆蓋該N型主動區域。 40. , 括-第-閘極結構及-第一源極/汲極區域，該p型主動區域包括 一第二閘極結構及一第二源極/汲極區域。 4^.如申請專利範圍第4〇項所述之方法，其中第一間極結構及第 -閘極結構均包括—閘極、—閘極介電層位於該閘極與該半導體 基底之間、及一覆蓋層位於該閘極上。 42.如申請專利範圍第4〇項所述之方法，其中第一閘極結構及第 31 200847289 二閘極結構均包括一閘極、一 美底之fl n 木電層位於該閘極與該半導體 ‘襯墊層位於該閘極 基底之間、-覆盍層位於該間極上、及至少 之側壁上。 43.如申明專利耗圍第4〇項所述之方法，其 之側壁上 結構閑極、-閉極介電層位於一 土氏之間、覆盍層位於該間極上、及至少―側壁子位於該間極 从如申請專利範圍第40項所述之方法，其中第一問極結構及第 -閘極結構均包括—閘極、—閘極介電層位於該閘極與該半導體 基底之間、-金屬魏物層位於該間極上、及至少—襯塾層位於 該閘極之側壁上。 45·,如”專纖圍第4_所狀方法，射第—雜/汲極區域 及第二源極/汲極區域均包括一源極/汲極及一輕摻雜汲極 (LDD) 〇 46·如申請專利範圍第4〇項所述之方法，其中第一源極/汲極區域 及第二源極/汲極區域均另包括一金屬矽化物層位於其表面。 32