200839775 pt.ap848 23467twf.doc/n 九、發明說明： 【發明所屬之技術領域】 ^明疋有關於-種記憶體裝置，且特別是有關於 種在封裝賴制試域料置之衫線錯 Ο 【先前技術】
練ίϊ體裝置主要部份通常包括—個記憶單元陣列以及 所動和^制該記憶料陣列之相關迫路。記憶單元可如圖认 不’為—基本1T1C結構(―個電晶體與一個電容）。如圖 =所示’電晶體T的閑極連接至―？元線乳，祕連接至 ’以及源極連接至—電容。當字元線被啟動以 頃叫’電晶體T將導通’且儲存在電容c内之資料合經由 儲存節點SN及電晶體τ傳送至位元線。 況下’如製造過程所產生的粒子或侧殘留物 將^成字元線WL和位元線BL間的短路，即如圖m所示 在字兀線WL和位元線BL之間將產生一小阻抗。字元線 和位元線BL不再是隔離狀態，且這將造成在讀取記憶 早騎的失靈。以下將更進—步討論讀取操作以及短路如何 影響記憶體操作。 圖2繪示出一記憶體單元及與其相對應之感測放大器 SA的概要架構圖，圖中一個單元對應到兩條位元線bl和 见此感/則放大态SA可包括交錯|馬接(cr〇ss_c〇Upie{j)2 n通 運與P通道電晶體。位元線]^—之間的微小電壓準位差 會藉由感測放大器放大，以讀出儲存於記憶單元内之資料。 4 200839775 pt.ap848 23467twf.doc/n 一圖3繪不出在主動週期中讀取一正常記憶體單元之波形 示意圖。在此例中，如圖1A所示，對應此記憶體單元的字 =線與位元線間並無短路。圖3說明如何讀取低電壓準位的 貧料。首先，在待命期間，位元線BL和亙的電壓準位藉由 一位兀線預充電及等化電路控制在1/2Vcc。同時，字元線 WL在低電壓準位(Vss)。當一啟動命令ACT輸人，字元線 WL被啟動(即選取），且變為一高電壓準位然後，儲存 於電容C(低值)中之單元資料被讀出(轉移)到位元線见。這 • t使位元線BL的電壓準位變得稍低一點，而位元線瓦仍維 持在其電壓準位(1紙(〇。接下來，感測放大器SA放大位元 線见和亙之間的微小電壓差。在此情況下，位元線BL變 為低屯壓準位(Vss)而位元線亙變為一高電壓準位(Vcc)。在 下-，讀取期間(未繪出），在位元線BL上之低準位資料會被 正確讀出為低值(L)，並經由輸出入線和資料匯流排線傳至一 輪出塾。 ' ▲ ® 4料4讀取-異常記麟單紅波形示意圖。在此 • 情況下，字元線和位元線如圖1B所示為短路。這會使低準 位資料被錯誤地讀出為高準位·。圖4說明選取該異常字 1。在啟動字元線肌之前(即在待命期間），位元線见 和㈣電麈準位相同但會低於如圖3所示之正常bl的電壓 準位(1/2VCC)。在待命期間下，字元線1在低電壓準位， 且字元線WL和位元線BL短路。這將使位元線见和瓦的 電壓準位更低。位元線BL和瓦的電壓準位降幅取決於字元 線WL和位元線BL之間的阻抗值。 當啟動(選取)字元線WL，記憶體單元中的低準位資料 200839775 ptap848 23467twf.doc/n 被讀出到位元線BL。這會使位元線BL的準位降低一點。由 於在字元線WL和位元線BL之間的短路，位元線肌的電 壓準位會S字70線WL的電壓(Υρρ)拉高，而字元線瓦則 持在待命期間的電壓準位。由於字元線WL和位元線bl ^ 間短路’字元線WL的電壓也會被拉低，但因字元線饥驅 動器強大的驅動能力，故該電壓只會些微下降。接著，啟動 感測放大器SA放大位元線BL和瓦之間的電位差。在此情 況下，位元線BL的電壓準位接近Vcc及位元線&的電壓準 • 位接近Vss。換言之，應該讀出為低準位之記憶體單元資料 會錯誤地言買出為高準位。 上述是字元線WL和位元線BL短路之記憶體單元主動 運作的情形。然而，在同-條位元線BL上的其他記憶體軍 几但連接於-條正常的字元線肌在不同模式中也會發生錯 誤。該些資料均被讀出為低準位，因為位元線BL連接至非 啟動的短路字元線WL。因此，它們的錯誤模式是如圖5所 不高準位到低準位(H_>L)的錯誤。 ⑩ 抑—圖5繪不在異常位元線BL上但接於正常字元線1之 單元的字元線與位元線的波形圖。此情況下，說明具有高電 壓準位(H)的龍是儲存於記憶體單涵。#啟動(選取)字元 線WL ’儲存於單元内具高電壓準位的資料會被讀出至位元 線BL。這會使位元線BL電壓準位稍高。然而，位元線BL 是和未被選取之字元線WL短路。其說明字元線1在低電 壓準位且會使位元線BL電壓準位較低一些，而位元線瓦仍 保持在待命期間的電壓準位。 接著，啟動感測放大器放大位元線BL和一之間的電位 200839775 pt.ap848 23467twf.doc/n 差。然後，位元線BL電壓準位位會接近Vss，位元線瓦電 壓準位則接近Vcc。正常狀況下，記憶體單元應該被讀為高 準位，但如今記憶體單元被誤讀為低準位。因此，在下一個 項取週期(未繪示於圖），記憶體單元會被判定為，，錯誤，，（高 準位至低準位(H->L)之錯誤）。 圖6繪示字元線-位元線短路之記憶體單元和其他記憶 體單兀之關係圖。在圖6中，具有字元線_位元線短路的單元 如圖4所示為一 L->H的錯誤，而在位元線BL上的其他單 • ^如圖5所示為H)L之錯誤。所有在位元線&上的記憶 體單元都易於發生L->H失誤，因為異常位元線BL之電壓 準位會被未選取之字元線WL拉低。因此，在位元線-上之 該些單元相對地是L->H的失誤。 如上述，當數位隨機存取記憶體(DigitalRand〇m ’ DRAM)之記憶體單元發生字元線_位元線短路問 ，，該兩條線路便會以某些阻抗連接並對彼此產生雜訊。大 部分=字元線-位元線短路電路只會造成位元線BL的錯誤。 • 雖然字元線肌也會有雜訊，但因為字元線WL驅動哭的％ ^力強狀以穩錢維持衫線的電壓以致於 日士太強。因此，不會發生字元線錯誤。當判定為位元線錯誤 t ’該錯誤的位元線讀由冗齡元線取代崎於修復該位 =的錯誤。然後，DRAM將會經由—施加電位及溫度壓力 '、入(Bum-In，BI)測試來測試該DRAM穩定度。在扭 女·’該施加_力與會使字元線_位元祕路效應加 °因此’ DRAM之WL錯誤即會在BI測試後被判定二 一般來说，BI測試是在DRAM封裝後進行。因此，一 200839775 pt.ap848 23467tw£doc/n 旦WL錯誤在BI測試期間發生，該WL錯誤並無法利用備 用之WL來加以修復。所以，如何在BI測試前即發現WL 錯誤就是一個迫切的問題。一旦可在晶圓階段(wafer stage) 發現該WL錯誤，該錯誤之WL即可以該相連之冗餘的WL 所替換。 【發明内容】 根據前面之描述，本發明提供一種檢測記憶體裝置 • 字元線錯誤的方法。該記憶體裝置包括一具有連接至字 元線與位元線的電晶體之記憶體單元。本方法包括··利 用字元線驅動器將字元線驅動到預設電壓準位以致於導 通圮憶體單元内之電晶體；並降低字元線驅動器的驅動 能力。 本發明進一步提供一種檢測記憶體裝置的字元線錯 誤之方法。該記憶體裝置包括一具有連接至字元線與位 元'，的，晶體之記憶體單元。本方法包括湘字元線驅 φ 動态將字兀線驅動到預設電壓準位以至於截止記憶體單 兀内之電晶體；並降低字元線驅動器的驅動能力。 根據前面發明，在晶圓階段的記憶體單元陣列已可 在和BL的錯誤測試中得到原因。因此，在進行BI 測试刚，所有錯誤的字元線和位元線均可用冗餘的之字元 線=位元線加以取代結果，在BI測試後再不會有字元線 錯誤發生。 ，讓本發明之上述和其他目的、特徵和優點能更明 頒易憧’下文特舉較佳實施例，並配合所關式，作詳 8 200839775 ptap848 23467twfdoc/n 細說明如下。 【實施方式】 本實施例提供-财法在# DRAM進人特殊測試模 式（或WL錯誤測試模式）時可降低低驅動器之驅動能 力。更仔細地說，在該測試模式中，此WL驅動器只以 一個較正^常模式短的週期（即一次脈衝驅動 drive))來刼作。在該週期後，此驅動能力變得較小或為 令，使子元線容易產生雜訊。然後，檢測出此⑺^七乙短 路為WL錯誤。此61：錯誤也如上述被檢測出。此WL和 此BL的錯誤利用冗餘的WL和BL所修復。因此，在BI 測試後不會再發現新的錯誤。 接下來，提供幾個於不同情形中降低WL驅動器的 驅動旎力之方法。圖10繪示出依據本發明第一實施例用 於降低此WL驅動器的驅動能力之一 WL驅動波形圖， 以及圖7繪不出在WL錯誤測試模式中（WL_B]L短路)之 _ 異常記憶體單元的一主動週期波形圖。 如圖10所繪示，當在此1錯誤測試模式中之字元 線與啟動中的BL短路，WL驅動器的驅動能力會在啟動 字兀線之開始τι之後小額降低或變為零。此T1時間點 可以一内部的延遲電路控制，譬如一串聯連接之延遲單 兀。此方法使WL驅動器之驅動能力在一次脈衝驅動週 期後變為較低或零。 請麥考圖7，在預設時間點T1前，此WL是以其全 力驅動，即以此電壓準位Vpp。然後，在此預設週期T1 9 200839775 pt.ap848 23467twf.doc/n 後’此驅動能力自全力降低至零或小額降低(如圖i〇所 不圖7繪不出零驅動能力的情形，且此WL準位因短 路受到BL干擾而降低至vcc。 當-預充指令輪入，此WL波形會被拉低至Vss準 位’且連接此WL的所有單元之資料會回復。一正常 WL(不與BL短路)會比電壓準位小額降低；因而可 回復具有高準位資料之單元至接近ΚΙ是位元線電 壓準位）。然而，在WL錯誤測試模式中，異常肌(與BL _ 短路)之迅壓準位幾乎為電壓準位να。因此，高準位資 ^以回復為電壓準位’，Vee_Vth”（糧:臨界電壓)。在正 承拉士下之下-個讀取週射，此單元之資料電壓準位 不夠高而容易造成高準位資料讀取錯誤變成低準位資 料。接著，一個WL錯誤會被判定出來。 、 了核測出此WL錯誤，此錯誤的字元線會以冗餘的 L取代。因為此記憶體單元陣列仍尚未封裝，因此，可 取聽誤的WL。結果，當進行隨後的βΙ測試，便不再 • 進一步發生WL錯誤因為此錯誤的WL已被修復了。 圖11繪示出依據本發明第二實施例用於降低此WL 驅動器的驅動能力之一 WL驅動波形，以及圖8矣會示出 在WL錯决測試模式中未被選取異常記憶體單元(肌视 紐路)之一主動週期波形圖。 如圖U所示，在待命週期或未選取字元線情形之主 動週期中’此WL電壓準位強制為電壓準位Vss。本方法 f延，自啟動指令之後降低此轉能力。在降低此 驅動器的驅動能力之後，此WL電壓準位受到短路 200839775 |>t.ap848 23467twf.doc/n 的BL影響容易變為比Vss高，且導通WL上所有的記憶 體單元。接著儲存於該些單元的資料會遭破壞，而且— WL錯誤會在下一個正常讀取週期發生。 本方法繪示出未選取此異常WL的一種情形。如圖 11所示，用於未選取的WL2WL驅動器的全驅動能力 是WL波形圖中最低的電壓準位，即vss。在此預設時間 點T2上，此WL驅動能力在WL錯誤測試模式期間會由 全滿降低至零或小幅降低。當此驅動能力降低時，WL電 壓準位會提升至電壓準位Vcc附近，接著在未選取的WL 上之單元會導通。 請爹考圖8，當輸入預充指令時，WL驅動器的驅動 能力轉變為全驅動能力。然後，未選取之異常WL電壓 準位/會被拉低至Vss，且連接至此WL所有單元的資料會 被回復。然而在先前的零驅動期間，未選取WL電壓^ =會受到短路的BL影響而提升使得與其連接之單元會 導通，造成錯誤地回復資料並且此WL在正常模式中
取週期時發生錯誤。接著，一個WL錯誤會被檢 步‘生：二此:===時’將不再進- '工☆異爷的WL主動與待命週期之一波形圖。此實 200839775 ptap848 23467tw£doc/n 施例就是在一預充指令之後的預設時間點T3降低札驅動哭 的驅動能力。此方式也會使WL電壓準位夠高而導通在待; 週期中的記憶體單元，且因此發現此WL-此短路為一虬二 誤。 ， ’’曰 請參考圖9，在-預充指令的預設週期之後，此贶錯誤 測試模式降低WL驅動㈣軸能力自全滿至零或小^降 低。由於與位元線短路，此異常的叽提升其電^ " 至幾近於1/2MBL電壓準位）。結果，此机電塵準位^ 通所有連接在此異常WL上的記憶體單元，參考圖8的 繪示。 /…的 此肌驅動器的驅動能力在自T3的該週期之後 =力準錄4地拉低至VSS。降低此驅 ，'力的日说料_—㈣的輯電路餘何 同功忐的電路㈣。t WL電鮮位 升的肌麵準位將破壞儲存於錯誤饥上的^ = 二單元將在下一個讀取週期中被錯誤地i 出以一條正常的WL來說，因為沒有來 所以WL幾乎維持在電壓準位 = 零驅動能力而驅動的。 1使此子凡線疋利用 同樣地’-旦檢測出此饥錯 可利用冗餘的字元線取抑。_ h 此錯决的子兀線 f，因此，Q為此兄憶體單元陣列仍尚未封 Μ時可以被取代。結果，當進行隨後的 代了錯讀不再進-步發生因為此錯誤眺已經被取 圖13B至13C緣示出此孔驅動電路的一些例子以達成 12 200839775 pt.ap848 23467tw£doc/n 如上述之測試方法。圖13A繪示出用以對照之一習知的孔 驅動器。在圖13A到圖13D中，此訊號RDS、Vh、RSL以及 Xz，繪出一列編碼訊號、用於導通與驅動此fL(大於d之 一冋電位、一列選取線訊號，以及在测試模式中肌犯_2訊 號。圖13B、圖13C以及圖13D中的電路與波形時序分別說 明圖7、圖8以及圖9。 基本上，對於一記憶體陣列用於測試一字元線錯誤的電 路包括數個字元線驅動器1Q，其中每—個皆_於對應的字
元線WL’以及㉟制單元了，其_接於任—個字元線驅動器， 用來降低-選取的字元線驅動H之驅動能力。為了進行一字 元線錯誤職而使驗解元餘以降低此縣的字元 驅動器的驅動能力。 在圖13B與13C巾，此控制單元是一個可導通/截止以 降低選取/未選取的字元線驅動器的驅動能力之開關電路。 例如，該_電路可_至少—電晶體構成，域電晶體之 -閘極端是舰接收㈣訊號。在其他設計巾，此控 可實施在一計時控制器内。 總之’依據本發明，在晶圓階段的記憶體單元陣列 錯誤測試影響。因此，在進行封裝階段的扭 T之刖’所有錯誤的字元線及位元線皆可以冗餘的字元 兀線取代。結果，在BI測試之後將不在有字元線錯 雖然本發明已以較佳實施例揭露如上，缺 發明，任何熟習此技藝者，在不脫離:發明之 ;:月神和耗_ ’當可作些許之更動與潤飾，因此本發明 13 200839775 pt.ap848 23467twf.doc/n 之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1A繪示一個正常的1T1C記憶體單元，且圖1β繪示 在字元線與位元線間發生短路之一個異常mc記憶體單 元。 圖2繪示一記憶體單元及其相連之感測放大器的概 要結構圖。 _ ® 3繪示在正倾式下讀取-正常記，it體單元的概 要波形圖。 圖4繪示在正常模式下讀取一異常記憶體單元的概 要波形圖。 圖5繪示連接至該異常BL(與WL短路)但卻連接至 正常WL之單元的WL與]bl之波形圖。 圖6繪示該WL-BL短路之記憶體單元及其他單元的 錯誤模式。 • 如圖7繪示在WL錯誤測試模式中所選取之異常記憶 體單兀(WL-BL短路)的主動週期波形圖。 抑圖8繪不在WL錯誤測試模式中未選取之異常記憶 體單元(WL-BL短路)的主動週期波形圖。 圖9會不在WL錯誤測試模式中該異常—主動及 待命週期之波形圖。 圖ίο繪不根據本發明第—實施例中，用於降低WL 驅動器的驅動能力之WL驅動波形圖。
圖11繪不根據本發明第二實施例中，用於降低WL 14 200839775 pt.ap848 23467tw£doc/n 驅動器的驅動能力之WL驅動波形圖。 ^緣示根據本發明第二實施例中，用於降低wl 驅動裔的驅動能力之WL驅動波形圖。 圖13A繪示用於對照的一習知WL驅動器。 圖13B到13D繪示如前所述為達成測試方法的wl 驅動電路之一些例子。 【主要元件符號說明】 φ C :電容 SN :儲存結點 SA :感測放大器 △V :電壓差 H>L :低到高失誤 L>H :高到低失誤 ΤΙ、T2、T3 :預定時間點 WL:字元線電壓 BL :位元線電壓 ⑩ 一 w 沉：位元線電壓
Vcc、Vcp、Vss、Vpp、Vh :電壓 ACT ··主動週期訊號 RDS :行解碼訊號 RSL :行選取線訊號 10 :字元線驅動器
Xz :面阻抗訊號 15