TW200818195A - Method and system for reducing the impact of program disturb during read - Google Patents

Description

200818195 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種非揮發性記憶體。 【先前技術】 半導體記憶體設備已變得較風行地用於各種電子設備 中。舉例而言，非揮發性半導體記憶體用於蜂巢式電=、 數位相機、個人數位助理、行動計算設備、非行=計算設 備及其他設備卜電子可擦可程式唯讀記憶體（咖^二 及快閃記憶體為最風行的非揮發性半導體記憶體。 許多類型之EEPROM及快閃記憶體利用定位於一半導體 基板中之一通道區域上方且與該通道區域絕緣的浮動閘 極。該浮動閘極定位於源極區與汲極區之間。控制閘極提 供於浮動閘極之上且與浮動閘極絕緣。電晶體之臨限電壓 由保留在浮動閘極之上的電荷量控制。亦即，在接通電晶 體以允許在其源極與汲極之間導電前必須向控制閘極施加 之電壓的最小量由浮動閘極之上的電荷量來控制。 陕閃圯k體系統之一實例使用反及（NAND)結構，該結 構u括配置夾在兩個選擇閘極之間的多個串聯電晶體。串 聯電晶體及選擇閘極被稱作一反及串。圖丨為展示一反及 串之俯視圖。圖2為其等效電路。在圖j及圖2中所描繪之 反及串包括串聯且夾在第一（或汲極）選擇閘極12〇與第二 (或源極）選擇閘極122之間的四個電晶體1〇〇、1〇2、1〇4及 106。選擇閘極12〇經由位元線接點126將反及串連接至位 兀線。選擇閘極122將反及串連接至源極線128。藉由向選 119668.doc 200818195 擇線SGD施加適當電壓而控制選擇閘極12〇。#由向選擇 線SGS施加適當電壓而控制選擇閘極122。電晶體1〇〇、 102、104及106之每-者具有一控制閘極及一浮動閘極。 舉例而言，電晶體1〇〇具有控制閘極1〇〇CG及浮動閘極 100FG。電晶體102包括控制閘極1〇2C(}及浮動閘極 102FG。電晶體104包括控制閘極1〇4C(}及浮動閘極 104FG。電晶體106包括控制閘極1〇6Cg及浮動閘極 106FG。控制閘極l〇〇CG連接至字線WL3，控制閘極 102CG連接至字線WL2，控制閘極1〇4lCG連接至字線 WL1，且控制閘極i〇6CG連接至字線WL〇。 應注意，儘官圖1及圖2展示反及串中之四個記憶體單 元’但僅將四個電晶體之使用提供為一實例。一反及串可 具有少於四個記憶體單元或多於四個記憶體單元。舉例而 a，一些反及串將包括8個記憶體單元，i 6個記憶體單 元’ 32個記憶體單元，64個記憶體單元等。本文中之論述 不限於反及串中之任何特定數目的記憶體單元。 使用反及結構之快閃記憶體系統的一典型架構將包括若 干個反及串。舉例而言，圖3展示具有多得多反及串之記 憶體陣列的三個反及串202、2〇4及206。圖3之反及串之每 一者包括兩個選擇電晶體（亦稱作閘極）及四個記憶體單 兀。舉例而言，反及串2〇2包括選擇電晶體220及230，及 記憶體單元222、224、226及228。反及串204包括選擇電 晶體240及250，及記憶體單元242、244、246及248。每一 反及串由其源極選擇閘極（例如，選擇電晶體230及選擇電 119668.doc 200818195 晶體25 0)連接至源極線。選擇線SGS用以控制源極選擇閘 極（例如，230及250)。 各個反及串由受選擇線SGD控制之選擇電晶體220、240 等連接至各別位元線。每一位元線及經由一位元線接點連 接至該位元線之各別反及串包含該陣列之記憶體單元之 行。位元線由多個反及串共用。通常，位元線以垂直於字 線之方向在反及串之上執行且連接至一或多個感應故大 器。

字線（WL3、WL2、WL1及WL0)包含該陣列之列。字線 WL3連接至記憶體單元222及記憶體單元242之控制閘極。 子線WL2連接至記憶體單元224、記憶體單元244及記憶體 單元252之控制閘極。字線WL1連接至記憶體單元226及記 憶體單元246之控制閘極。字線WL0連接至記憶體單元228 及記憶體單元248之控制閘極。 每一記憶體單元可儲存資料（類比或數位）。當儲存 Ί固 位元之數位資料（稱作二元記憶體單元）時，將記憶體單元 之可能臨限電壓的範圍分成被指派邏輯資料"丨"及” 〇，,之兩 個範圍。在反及型快閃記憶體之—實例中，在擦除記憶體 單元後’該電《臨限值為負#，且被界定為邏輯τ。繼 程式設計之後，該臨限電壓為正的且被界定為^輯"『 當臨限電壓為負的且藉由向控制閘極施加q伏特而嘗試許 取時，記憶體單元將接通以指示正儲存邏輯””。當臨： 電壓為正的且藉由向控制閘極^ ^ ^ ^ ^ ^ ^ υ机符而旨试讀取操作 日…己憶體單元將不接通，此指示儲存邏輯”〇”。 119668.doc 200818195 記憶體單元亦可儲存多個位準之資訊（稱作多狀態記憶 體單兀）。在儲存多個位準之資料的狀況下，將可能臨限 電壓的範圍分成該數目個位準之資料。舉例而言，若儲存 四個位準之資訊，則將存在指派為資料值”11"、”10，，、 01及00之四個臨限電壓範圍。在反及型記憶體之一實 例中，在擦除操作之後的臨限電壓為負的且被界定為 11 。正臨限電壓用於”10”、，，〇1 "及，，〇〇"之狀態。 反及型快閃記憶體及其操作之相關實例提供於如下美國 專利/專利申請案中，所有此等案以引用的方式併入本文 中：美國專利第5,570,315號；美國專利第5,774,397號；美 國專利第6，G46,935號；美國專利第6,456,528號及美國專利 公開案第US2003/0002348號。本文中之論述除可應用於反 及型記憶體之外亦可應用於其他類型之快閃記憶體以及其 他類型之非揮發性記憶體。 當程式設計快閃記憶體單元時，向控制閘極施加程式電 壓且位7L線接地。歸因於快閃記憶體單元之通道與浮動閘 極之間的電壓差動，來自浮動閘極下方之通道區域的電子 被注入浮動閘極中。當電子聚積於浮動閘極中時，浮動閘 極k成帶負電荷的且記憶體單元之臨限電壓增加。為了向 正經程式設計之單元的控制閘極施加程式電壓，將該程式 電壓施加於適當字線上。如上文所述，該字線亦連接至利 用相同子線之其他反及串之每一者中的一記憶體單元。舉 例而言，當程式設計圖3之記憶體單元224時，程式電壓亦 將施加至記憶體單元244之控制閘極，此係因為兩個記憶 119668.doc 200818195

體單元共用相同字線。當需要程式設計一字線上之一單元 而無需程式設計連接至相同字線之其他單元時，例如，當 而要耘式5又3十§己憶體單元224且不需要程式設計記憶體單 元244時，一問題出現。因為向連接至一字線之所有記憶 體皁元施加程式電壓，所以相同字線上的未選定記憶體單 元（未經程式設計之記憶體單元）可無意中被程式設計。舉 例而言，記憶體單元244鄰近於記憶體單元224。當程式設 計記憶體單元224時，存在記憶體單元244可被非故意地程 式設計之問題。在選定字線上之未選定記憶體單元的非故 意程式設計被稱作”程式干擾”。 若干技術可用以防止程式干擾。在一稱作”自增壓，，之方 法中，使未選定反及串與對應位元線電絕緣，且在程式設 計期間向未選定字線施加通過電壓（例如，7至1〇伏特，但 不限於此範圍）。未選定字線耦接至未選定反及串之通道 區域，引起電壓（例如，6至10伏特）存在於未選定反及串之 通道中，藉此減少程式干擾。自增壓引起升高電壓存在於 通道中，此降低橫過穿隧氧化層之電壓差動且因此減少程 式干擾。應注意，因為升高的通道電壓視通過電壓之值而 定且亦視記憶體單元之狀態而定，所以升高的通道電壓可 ^大變化’其中當反及舉中之所有記憶體單元處於擦除狀 鉍時’增壓最有效（最高通道電壓）。 圖4及圖5描繪經程式設計且使用自壓 串。圖4讀經程錢計之反及串。圖4之反^包括^個 記憶體單元 3。4、術、3()8、31()、312、314、316及318。 119668.doc - 10- 200818195 彼等八個記憶體單元之每一者包括一浮動閘極㈣及一控 制閘極（CG)。浮動閘極之每_者之間為源極極區33q。 在-些實施射’存在P型基板（例如，仆在基板内^ 井及在N井内之P井(未描繪所有此等元件以使圖式更易讀 懂）。應注意，P井可含有所謂的通道植入，其通常為痛定 或有助於確定記憶體單元之臨限電壓及其他特徵的p型植 入。源極/汲極區330為形成於P井中之N+擴散區。

汲極侧選擇閘極324在反及串之—端處。汲極選擇間極 324經由位元線接點334將反及串連接至對應位元線。源極 選擇閘極322在反及串之另—端處。源極選擇閘極322將反 及串連接至共同源極線332。在程式設計期間，選定用於 程式設計之記憶體單元（例如，記憶體單元312)在其相關聯 字線上接收程式電壓Vpgm。程式電壓乂卯出通常可在12伏 特與24伏特之間變化。在—實施财，程式電壓信號為一 組脈衝’脈衝之量值隨每一新脈衝而增加。向未選定用於 程式設計之記憶體單元的控制閘極施加約8伏特之通過電 壓Vpass。源極選擇閘極322處於絕緣狀態，從而在其閘極 (=)處接收〇伏特。向共同源極線332施加低電遷。該低電 C可為0伏特。然而，源極電磨亦可稍微高於q伏特以提供 源極側選擇閘極之較好的絕緣特徵。向汲極侧選擇閉極 ^24¼加通系在電源電壓Vdd(例如，2.$伏特）之範圍中的電 壓VSgd。經由對應位元線向位元線接點334施加〇伏特以啟 用選定記憶體單元312之程式設計。通道340處於或接近〇 伏特。由於通道與記憶體單元314之浮動閘極之間的電壓 119668.doc 200818195 差動，藉由Fowler-Nordheim穿隧，電子穿過閘氧化層（通 常亦稱作穿隧氧化層）進入浮動閘極。 圖5之反及串描繪被禁止程式設計之反及串。該反及串 包括八個記憶體單元350、352、354、356、358、360、 362及364。該反及串亦包括經由位元線接點374將反及串 連接至對應位元線之沒極選擇閘極366，及將反及串連接 至共同源極線332之源極選擇閘極368。源極/汲極區37〇在 ⑩ 浮動閘極堆疊之每一者之間。圖5之反及串具有向汲極選 擇閘極366之閘極施加之Vsgd、向源極侧選擇閘極368之閘 極施加之0伏特及在共同源極線332處之〇伏特（或稍微較高 的電壓）。位元線接點374經由對應位元線接收電源電壓 Vdd以禁止記憶體單元358之程式設計。 當施加vdd時，汲極選擇電晶體366最初將處於傳導狀 悲，因此，在反及串下方之通道區域將被部分充電高達一 較高電位（高於〇伏特且通常等於或幾乎等於Vdd)。此充電 • 通常被稱作預充電。當通道電位已達到Vdd或由Vsgd-Vt給 疋之較低電位時，預充電將自動停止，其中Vt等於沒極選 • 擇閘極366之臨限電壓。通常，在預充電期間，以 Vsgd-Vt>Vdd之方式選擇Vsgd以使得在反及串下方之通道 . 區域可被預充電至Vdd。在通道已達到該電位後，藉由將

Vsgd降低至類似於Vdd(例如，2·5伏特）之值而使選擇閘極 電晶體為非傳導或變成非傳導的。隨後，將電壓乂料“及 VPgm自0伏特升高至其各自終值（未必在同時），且因為沒 極側選擇閘極電晶體366處於非傳導狀態，所以通道電位 119668.doc -12- 200818195 將歸因於字線與通道區之間的電容耦合而開始上升。此現 象稱作自增壓。自圖5中可見使通道380或多或少均一地增 壓至升咼電壓。因為已減少記憶體單元3 5 8之浮動閘極與 通道380之間的電壓差動，所以程式設計得到禁止。關於 程式没计反及快閃記憶體之更多資訊（包括自增壓技術）可 在Lutze等人之美國專利第6,859,397號，"Source Side Self Boosting Technique for Non-Volatile Memory，’’ 中找到， 该案之全文以引用的方式併入本文中。 用以解決程式干擾之另一嘗試為擦除區域自增壓 ("EASB")。EASB試圖使先前經程式設計單元之通道與被 禁止之單元的通道絕緣。在EASB方法中，將選定反及串 之通道區域分成兩個區域。在可含有許多程式設計（或擦 除單元）5己丨思體單元之選定字線之源極側處的區域及在單 几仍處於擦除狀態，或至少尚未處於最終程式狀態之選定 字線之汲極側處的區域。兩個區域由偏壓至低電壓（通常 為〇伏特）之字線分隔。由於此分隔，可使兩個區域增壓至 不同電位。在幾乎所有狀況下，將使在選定字線之汲極侧 處的區域比在源極側處的區域增壓至更高電位。由於最高 增壓區域為具有擦除單元之區域，所以此增壓方法亦被稱 作擦除區域自增壓（EASB)。 仏苔以上增壓方法已減少程式干擾，但其尚未消除該問 題。可對鄰接源極選擇閘極之記憶體單元（例如，記憶體 單兀350鄰接圖5之源極選擇閘極368)發生的一種影響為閘 極引發汲極漏電流（GIDL)，其亦被稱作帶對帶穿隧。當在 119668.doc -13- 200818195 串下方之通道被禁止程式設計（增壓至高電壓）時， GIDL導致在源極選擇閘極處產生電子。隨後，在強橫向 電％中朝鄰接源極選擇閘極之記憶體單元的浮動閘極加速 產生的電子。有些電子可獲得足夠能量以注入浮動閘極下 方之穿隧氧化層中或浮動閘極自身中，且因此改變對應記 fe體單元之臨限電壓。 圖6展示在對汲極放大之情況下，圖5之反及串的一部分 及記憶體單元350之通道的一部分。歸因於在程式禁止操 作/月間（例如，當其他反及串正經程式設計時）反及串的增 壓，高電壓存在於增壓反及串之通道區域（參見增壓通道 38〇)中。此高電壓亦存在於源極選擇閘極368(其通常在〇 v 處經偏壓）與鄰接源極選擇閘極368之記憶體單元之間 的接面區域處。此偏壓狀況可產生gidl，其可導致電子 電洞對的形成。該等電洞將進入P井區域384。電子將移動 至增壓通道區域380。通常，存在一橫向電場，該橫向電 %存在於源極選擇閘極與鄰接源極側選擇閘極之記憶體單 兀之間的接面區域中，此係因為該接面（汲極/源極）之部分 歸因於記憶體單元下方之通道區域與選擇閘極下方之通道 區域之間大的電壓差而被耗盡。電子可在電場中經加速且 可獲得足夠能量以注入鄰接源極侧選擇閘極之記憶體單元 的牙隧氧化層中或可甚至到達該記憶體單元之浮動閘極。 在兩種狀況下，由於注入電子的存在，對應記憶體單元之 臣品限電壓將變化，藉此在讀取鄰接源極選擇閘極之記憶體 單元時遭受誤差之危險。 119668.doc -14- 200818195 因此，需要一種新機制以減少程式干擾衝擊。 【發明内容】 推薦一種用於程式設計及/或讀取非揮發性儲存元件之 系統，該系統減少程式干擾作用。在一組實施例中，在程 式設計過程期間不同驗證位準用於一特定字線（或儲存元 件之其他組群）。對於使用多狀態設備之一組實例而言， -個程式狀態'兩個程式狀態、另—子集之程式狀態或所 有程式狀態㈣標位準可不同。在—些實施例中，與特定 字線（或儲存元件之其他組群）相關聯的不@頁資料使^ 不同(-個、兩個、另一子組或所有)靶標位準。在直他每 施例中，與料字線（或儲存元件之其他組群）相關聯的: ㈣存元件可使用不同（_個 '兩個 '另—子組或所有）無 標位準。在-實施例中，心字線相對於增壓區域之位置 來選擇接收不同靶標位準之字線。 -實施例包括使用一物位準來程式設計一群非揮發 性儲存70件及使用—特定組㈣位準來程式設計-特定： 非揮發性儲存元件，錢得在完H切計過程後該特 定、=非揮發性儲存元件的臨限值分佈在該群非揮發性 元件之對應臨限值分佈範圍内。該特定絲標位準中的至 少-者低於該群乾標位準之—對應乾標位準。 =施例包括使用-群㈣位準來程式設計—群 ”存元件及❹H峰標”來程式設計_ : 非揮發性儲存元件，以使得 、、、 定伃在兀成一程式設計過程後該特 疋' 非揮發性儲存元件的臨限電壓分佈經變動以至少自該 119668.doc > 15- 200818195 括根本不2)#7^1應臨限電屢分怖較小地突出（包 群乾標位準之-對應=票2標位準中的至少一者低於該 一實施例包括使用一群 個非揮發性儲存& # π >來程式設計一組一或多 車u储存轉及使用—特定 一特定非揮發性儲在；# 什钲旱來秦式汉汁 件。該特定峰標位準中的至少- 者低於該群靶標位準之一

#應靶鈦位準。該特定非揮發性 储存兀件磾近於一源極選擇閘極。 一實施例包括使用第一組靶 式少徊非松， 、、靶軚位準來程式設計第一組一 2㈣揮純儲存㈣及在程式設計該第—組 非揮發性儲存元件之後使用第二組乾標位準來程式設計第 二組一或多個非揮發性儲存元件。首先程式設計該第一植 -或多：非揮發性儲存元件。在一連串程式設計操作期 間及第-組-或多個非揮發性儲存元件連接至第一字線 且4第—’a 4多個非揮發性儲存元件連接至繼第一字線 之後經程式設計的-組字線。該第二組乾標位準不同於該 第一組拓標位準。 推薦一種用於程式設計及/或讀取非揮發性儲存器之系 統，該系統減少程式干擾作用。在一組實施例中，在讀取 過程期間不同讀取比較值用於一特定字線（或儲存元件之 其他組群）。在程式設計過程期間基於字線相對於增壓區 域之位置的位置來選擇將接收不同讀取比較值之字線。 一實施例包括使用第一組讀取比較值來讀取第一組非揮 發性儲存元件及使用第二組讀取比較值來讀取第二組一 119668.doc -16 - 200818195 多個非揮發性儲存元件。該第一組非揮發性儲存元件連接 至第-控制線。該第二組非揮發性儲存元件連接至不同於 該第-控制線之第二組控制線。第一組讀取比較值中的至 少-者不同於第二組讀取比較值之一對應比較位準。在一 實施例（但並非所有實施例）之一實例中，第一控制線鄰接 一源極選擇控制線。 -實施例包括使用第-峰標位準來程式設計第一組非 «性儲存元件及制該相同第—峰標位準來程式設計 第二組一或多個非揮發性儲存元件。該第一組非揮發性儲 存元件與第一控制線相關聯。第一控制線鄰近於第二控制 線。該方^亦包括在第一控制線上提供一程式信號及在需 要連接至弟二控制線之非揮發性儲存元件的第二控制線上 提供-回應於該信號而斷開之信號。該第二組—或多個非 軍發性儲存讀與一組控制線相關聯。第一控制線及第二 ㈣線不在該組控制線中。使用第—組讀取比較值來讀取 =二戈多個非揮發性儲存元件。使用第二組讀取比較 “取弟―m多個_發性儲存 比較值中的至少一去尤μ ^ 、、且項取 較位準。 者不同於弟二組讀取比較值之一對應比 =中所述之各種方法可由各種設備來執行。—適合裝 元件通信之管理電路及件一:非揮發性儲存 發性儲存元#p w儲存兀件包括第-組非揮 ¥—組_發性料元件。該管理電路執 中所速之關於第一組非揮發性儲存元件及第二組非 119668.doc -17- 200818195 揮發性儲存元件的各種方法。在一實施例中，管理電路包 括控制器、狀態機、指令電路、控制電路及解碼器之任何 者或、、且合。在其他實施例中，管理電路亦可包括適於特 定實施例之其他元件。 【實施方式】 圖7為一快閃記憶體系統之一實施例的方塊圖，該快閃 記憶體系統可用以實施本文中所述之一或多個實施例。亦 _ 彳使用其他系統及實施例。記憶體單元陣列502由行控制 電路504、列控制電路5〇6、p_井控制電路5〇8及源極控制 電路5 10控制。行控制電路5〇4連接至記憶體單元陣列 之位元線以用於讀取儲存於記憶體單元中之資料、用於在 程式操作期間確定記憶體單元之狀態及用於控制位元線之 潛在位準以促進或禁止程式設計及擦除。列控制電路506 連接至字線以選擇該等字線中之一者、施加讀取電壓、結 合由行控制電路504控制之位元線潛在位準施加程式電= • 及施加擦除電壓。在一實施例中，列控制306及行控制3〇4 包括解碼器以選擇適當字線及位元線。c_源極控制電路 , 5 10&制連接至§己憶體單元之共同源極線（在圖8中標註為 源極”）。p-井控制電路5〇8控制井電壓。 儲存於記憶體單元中之資料由行控制電路5〇4讀出且經 由資料輸入/輸出緩衝器512輸出至外部1/〇線。儲存於記= 體單元中之程式資料經由外部1/〇線輸入至資料輸入/輸出 緩衝器512，且傳送至行控制電路5〇4。外部1/〇線連接至 控制器5 1 8。 119668.doc -18 - 200818195 用於控制快閃記憶體設備之指令資料輸入至控制器 518。指令資料通知快閃記憶體請求什麼操作。將輸入指 令傳送至狀態機516，該狀態機516為控制電路515之部 分。狀態機516控制行控制電路504、列控制電路5〇6、 c-源極控制510、p_井控制電路5〇8及資料輸入/輸出緩衝器 512。狀態機516亦可輸出快閃記憶體之狀態資料，諸如 READY/BUSY(準備就緒/忙碌）或pASS/FAIL(通過/失效）。 才二制器5 1 8連接至主機糸統（諸如個人電腦、數位相機或 個人數位助理等）或可與主機系統連接。其與起始指令（諸 如儲存資料至記憶體陣列502或自記憶體陣列5〇2讀取資 料）之主機通俏，且提供或接收此資料。控制器5丨8將此等 指令轉換為可由指令電路514解釋及執行之指令信號，指 令電路514為控制電路515之部分。指令電路514與狀態機 5 16通信。控制器518通常含有緩衝記憶體，其用於將使用 者資料寫入至記憶體陣列或自記憶體陣列讀取使用者資 料。 ' 一例不性記憶體系統包含一包括控制器518之積體電路 晶片，及每一者含有一記憶體陣列及相關聯控制、輸入/

有相關聯周邊電路（具有嵌入 卜之㊁己憶卡（或其他封裝）中。該 例如，包括控制器）或僅包括具 入主機中之控制器或控制功能） 119668.doc -19- 200818195 之記憶體陣列。因此，控制器可嵌入主機中或包括於可移 除記憶體系統内。 在一些實施例中，可組合圖7之一些組件·。在各種設計 • 中，除記憶體單元陣列502以外，圖7之組件中的一或多者 (單獨或組合）可被認為為一管理電路。舉例而言，管理電 路可包括控制電路515、指令電路514、狀態機516、行控 制電路504、列控制電路506、p-井控制電路5〇8、c_源極控 馨 制電路510及資料1/0 512中之任何一者或組合。 參看圖8，描述記憶體單元陣列5〇2之一例示性結構。如 一實例，描述被分割成丨，^々個區塊之反及快閃EEpR〇M。 可同時擦除儲存於每一區塊中之資料。在一實施例中，該 區塊為可被同時擦除之記憶體單元的最小單元。在該實例 中在每一區塊中存在8,512個行。每一區塊通常被分成 可為程式設計單元之一定數目的頁。用於程式設計之資料 的其他單元亦為可能的。在一實施例中，個別頁可被分成 _ 11奴’且该等區段可含有作為基本程式設計操作同時被寫 入的取小數目的單元。一或多頁資料通常儲存於一列記憶 體單元中。 ♦ 、在圖8中之實例的每一區塊中存在8,5 12個行，該等行被 分成2數位元線（BLe)及奇數位元線（bl〇)。在奇數/偶數位 ^線^構中，沿_共同字線且連接至奇數位元線之記憶體 單凡在日寸間經程式設計，而沿一共同字線且連接至偶數 =^線之5己憶體單元在另一時間經程式設計。圖8展示串 耳叶連接之四個記憶體單元以形成一反及串。儘管展示四個 H9668.doc -20- 200818195 單元包括於每一反及串中，但可使用多於或少於四個（例 如，16、32或另一數目）單元。反及串之一端子經由汲極 選擇閘極（連接至選擇閘極汲極線SGD)連接至一對應位元 . 線且另一端子經由源極選擇閘極（連接至選擇閘極源極 線SGS)連接至c·源極。 在其他實施例中，位元線不被分成奇數位元線及偶數位 元線。此等架構通常被稱作全位元線架構。在全位元線架 • 構中，可在讀取及程式操作期間同時選擇一區塊之所有位 兀線。沿一共同字線且連接至任何位元線之記憶體單元可 經同時程式設計。 在另一實施例中，位元線被分成平面。舉例而言，可存 在左平面（最左的4256個位元線）及右平面（最右的4256個位 疋線）。每一平面可被單獨程式設計或兩個平面可被同時 程式設計。在一些實施例中，可存在兩個以上平面。亦可 使用其他配置。 φ 在使用奇數/偶數位元線架構之一實施例的讀取及程式 設計操作期間，同時選擇4,256個記憶體單元。選定的記 • 丨思體單元具有相同字線（例如，WX2-i)及相同種類之位元 線（例如，偶數位元線）。因此，可同時讀取或程式設計532 字組之資料。經同時讀取或程式設計之此等532字組之資 料形成一邏輯頁。因此，在該實例中，一區塊可儲存至少 八頁。當每一記憶體單元儲存兩位元之資料（例如，多狀 態單兀）時，一區塊儲存丨6頁。亦可使用其他大小之區塊 及頁。另外，除圖7及圖8之架構以外的架構亦可用以實施 119668.doc -21 > 200818195 實施例。 在讀取及驗證操作中，腾、强1 將選疋區塊之選擇閘極升高至一 或多個選擇電壓且將選定 肝&疋區塊之未選定字線（例如， WL0、WL1及WL3)升高f w仏艾 门主一碩取通過電壓（例如，4·5伏特） 以使電晶體操作為通過 、 ❿閘極。選定區塊之選定字線（例 如，WL2)連接至一參考電 ^ 可电蝗，该參考電壓之位準專用於 每一讀取及驗證操作以谂^ 、 疋有關記憶體單元之臨限電壓高 於該位準還是低於該位準。 a 一 卡舉例而.¾，在二兀記憶體單元 之#買取操作中，選定丰綠 、'、L2為接地的，以便彳貞測臨限 壓是否高於〇 V。在 一凡3己fe體單元之驗證操作中，選 字線WL2連接至〇·8 v ,例如 、 ’以便在程式設計進行時驗證 臨限電壓是否已達到0.8 v之乾標位準。在讀取及驗證期 間，源極及P井處於0伏特。使選定位元線（ (例如）0·7 V之位準。，协4邮 由於相關聯非傳導記憶體單元的存 在’若臨限電壓高於士矣％、 门於嗔取或驗證位準，則有關位元線 (BLe)之電位位準伴接古 旱保持回位準。另-方面，由於傳導記憶 早疋的存在，若臨限電壓低於讀取或驗證位準，則有關 4儿線（BLe)之電位位準減小至低位準，例如，小於u 己L體單το之狀怨由連接至位元線且感應所得位元線 電壓之感應放大H制。記憶體單元經程式設計還是擦除 門的差異取决於淨貞電荷是否儲存於浮動閘極中。舉例 而口右負電荷儲存於浮動閘極中，則臨限電壓變得較高 且，晶體可處於操作之增強型模式中。在另一實施例中， 可藉由偵測由5己憶體單元傳導之電流來讀取記憶體單元。 119668.doc -22- 200818195

伏中程式設計記憶體單元時，没極及p井接收〇 伏r_極接收具有增加量值之—㈣程式脈衝。在 ^例中，該系列中脈衝之量值在12伏特至24伏特範 圍:在其他實施例中，該系列中脈衝之範圍可不同。脈衝 之篁值增加，#中每—脈衝増加—預定步長。在—包括儲 存多個位元之資料之記憶體單元的實施财，—例示性步 長為0.2伏特（或G·4伏特）。在程式設計記憶體單it期間， 在程式脈衝之間的週期中進行驗證操作。將經驗證以經充 分程式設計之單元封鎖，例如在反及單元中，藉由對於所 有隨後程式脈衝將位元線電壓自。升高至VDD(例如，25伏 特）以終止彼等記憶體單元之程式設計過程。 在成功的程式過程結束時，記憶體單元之臨限電壓應在 經程式設計記憶體單元之臨限電壓的一或多個分:佈範圍 内，或在適當時在經擦除記憶體單元之臨限電壓的一分佈 I巳圍内。圖9說明當每一記憶體單元儲存兩位元之資料 時，該記憶體單元陣列的實例臨限電壓分佈。圖9展示經 擦除記憶體單元之第一臨限電壓分佈E。亦描繪經程式設 計記憶體單元之三個臨限電壓分佈A、B及C。在一實施例 中，在E分佈（亦稱作實體狀態E)中之臨限電壓為負的且在 A、B及C分佈（亦稱作實體狀態a、B及C)中之臨限電壓為 正的。 圖9之每一相異臨限電壓範圍對應於該組資料位元的預 定值。經程式設計至記憶體單元中之資料與記憶體單元之 S品限電壓位準之間的特定關係取決於用於記憶體單元之資 119668.doc -23· 200818195 料編碼方案。舉例而言，美國專利第6,222,762號及美國專 利公開案2_/G255_描述多狀態快閃記憶體單元之各種 資料編碼方案，此兩個揭示案之全文以引用的方式併入本 文中在貝施例中，使用格雷（Gray)碼指派將資料值指 派、臨限電壓範圍以使得在浮動閘極之臨限電壓錯誤地變 動至其鄰近實體狀態日夺，僅將影響一個位&。一實例指派 11、’、a 限電壓範圍E(狀癌E)，指派"丨〇"給臨限電壓範圍 A(狀態A) ’指派，，〇〇"給臨限電壓範圍B(狀態b)且指派"〇ι" 給臨限電壓範圍C(狀態〇。然、而，在其他實施例中，不使 用格雷碼。儘管圖9展示四種狀態，但本發明亦可供其他 多狀態結構（包括具有多於或少於四種狀態之彼等結構）使 用。 圖9展示三個讀取比較值-電壓Vra、Vrb及Vrc，以用於 自圮憶體單元讀取資料。藉由測試給定記憶體單元之臨限 电壓回於還是低於Vra、Vrb及Vrc，系統可確定記憶體單 元處於什麼狀態。 圖11展示三個驗證靶標位準-電壓Vva2、Vvb2及Vvc2。 當程式設計記憶體單元至狀態A時，系統將測試彼等記憶 體單元具有大於還是等於Vva2之臨限電壓。當程式設計記 憶體單元至狀態B時，系統將測試記憶體單元具有大於還 是等於Vvb2之臨限電壓。當程式設計記憶體單元至狀態c 時’系統將確定記憶體單元具有其大於還是等於Vvc2之臨 限電壓。 在一實施例中，稱作全序列程式設計，可使記憶體單元 119668.doc -24- 200818195 自擦除狀態E直接程式設計至程式狀態a、B或C中之任何 一者。儘管一些記憶體單元自狀態E程式設計至狀態a， 但其他記憶體單元自狀態E程式設計至狀態B及/或自狀態e 程式設計至狀態C。 除上文所述之全序列程式設計外，圖9亦說明程式設計 儲存兩個不同頁（下頁及上頁）之資料的多狀態記憶體單元 之二遍式技術的實例。對於狀態E，兩個頁皆儲存"！"。對 於狀態A，下頁儲存”〇"且上頁儲存” Γ，。對於狀態b，兩個 頁皆儲存”0"。對於狀態C，下頁儲存”1”且上頁儲存”〇，，。 應注意’儘管已將特定位元模式指派給狀態之每一者，但 亦可指派不同位元模式。 在第一遍程式設計中，根據待經程式設計至下邏輯頁中 之位兀來設定記憶體單元之臨限電壓位準。若該位元為邏 輯”1”，則臨限電壓未被改變，此係因為其因已較早被擦 除而處於適當狀態。然而，若待經程式設計之位元為邏輯 0 ’則單元之臨限值位準增加至狀態A，如由箭頭6〇〇所 示。其包括該第一遍程式設計。 在第二遍程式設計中，根據待經程式設計至上邏輯頁中 之位7G來設定記憶體單元之臨限電壓位準。若上邏輯頁位 元將儲存邏輯丫，則無程式料發生，此係因為單元根 據下頁位元之程式設計而處於狀態E或A中之一者中，兩 種狀態皆載運—上頁位元”"。若上頁位元將為邏輯， 則臨限電，變動。若第一遍導致單元仍處於擦除狀態』 中，則在第二階段中程式設計單元以使得臨限電壓增加至 119668.doc -25 - 200818195 狀態c範圍内’如由箭頭_描緣。料元由於第一遍程式 設計而已被程式設計至狀態A中，則記憶體單元在第二遍 中經進一步程式設計以使得臨限電壓增加至狀態B範圍 内，如由箭頭602描繪。第二遍之結果為將單元程式設計 至扣疋上頁儲存邏輯”〇”之狀態中而不改變下頁之資料。 在一實施例中，可在寫入足夠資料以填充一整頁時設立 一系統以執行全序列寫入。若未寫入足夠資料以用於全 頁，則転式過程可程式設計在接收資料時程式設計的下 頁。當接收隨後資料時，系統將接著程式設計上頁。在又 一實施例中，系統可在程式設計下頁之模式中開始寫入且 在隨後接收足夠資料以填充整個（或大部分）字線的記憶體 單元時轉換為全序列程式設計模式。該實施例之更多細節 在發明者 Sergy Anatolievich Gorobets及 Yan Li在 2004年 12 月14日申請之美國專利申請案第11/〇13，125號，標題 "Pipelined Programming of Non-Volatile Memories Using Early Data，”中予以揭示，該案之全文以引用的方式併入 本文中。 圖10A至圖10C揭示程式設計非揮發性記憶體之另一過 程，對於任何特定記憶體單元而言，該過程藉由在寫入至 先前頁之鄰近記憶體單元之後寫入至相對於一特定頁之該 特定記憶體單元而減少浮動閘極與浮動閘極之耦合效應。 在由圖1 0A至圖10C教示之過程之一實施例的一實例中， 非揮發性記憶體單元使用四種資料狀態每一記憶體單元儲 存兩個位元之資料。舉例而言，假定狀態E為擦除狀態且 119668.doc -26- 200818195 狀態A、B及C為程式狀態。狀態E儲存資料^。狀態a儲存 賓料01。狀恶B儲存資料1 〇。狀態c儲存資料⑽。此為非 格雷編碼之一實例，因為兩個位元在鄰近狀態A與b之間 _ 變化。亦可使用趨於實體資料狀態之資料的其他編碼。每 一記憶體單元儲存兩頁資料。對達成參考目的，此等頁資 料將被稱作上頁及下頁；然而，其可被給出其他標記。關 於圖10A至圖10C之過程的狀態A，上頁資料為〇且下頁資 料為1。關於狀態B，上頁資料為ί且下頁資料為0。關於狀 態C，兩個頁皆儲存資料〇。 圖10Α至圖10C之程式設計過程為兩個步驟之過程。在 第一步驟中，程式設計下頁。若下頁將保持資料1，則記 憶體單元狀態保持處於狀態E。若資料將被程式設計至〇， 則升兩記憶體單元之臨限電壓以使得記憶體單元被程式設 計至狀態B’。因此，圖1 〇A展示記憶體單元自狀態E至狀態 B之私式没計。在圖1 〇 a中描繪之狀態b，為臨時狀態b ;因 _ 此，將驗證靶標位準描繪成Vvb2,，其低於Vvb2。 在一實施例中’在自狀態E至狀態B，程式設計記憶體單 • 元後，將接著就其下頁程式設計其反及串中之鄰近記憶體 單元。舉例而言，回頭參看圖2，在程式設計記憶體單元 106之下頁後’將程式設計記憶體單元1 之下頁。在程式 設計記憶體單元104後，若記憶體單元} 04具有自狀態丨升 焉至狀態B’之臨限電壓，則浮動閘極與浮動閘極之|焉合效 應將升高記憶體單元106之視在臨限電壓。此將具有使狀 悲B’之臨限電壓分佈擴展至如圖10B之臨限電壓分佈620所 119668.doc -27- 200818195 t 描繪之臨限電壓分佈的效應。臨限電壓分佈之該視在擴展 將在程式設計上頁時得以補救。 圖10C描繪程式設計上頁之過程。若記憶體單元處於擦 . 除狀態E且上頁將保持為1，則記憶體單元將保持處於狀態 E。若記憶體單元處於狀態£且其上頁資料將被程式設計至 〇，則記憶體單元之臨限電壓將升高以使得記憶體單元處 於狀態A。若記憶體單元在中間臨限電壓分佈62〇中且上頁 _ 資料將保持為1，則記憶體單元將被程式設計至最終狀態 B。若記憶體單元在中間臨限電壓分佈62〇中且其上頁資料 將變成資料0，則將升高記憶體單元之臨限電壓以使得記 憶體單元處於狀態C。因為在自E狀態至A狀態或自B狀態 至C狀悲而不是自圖9中E狀態至C狀態程式設計單元時最 大值vt在上頁程式設計期間之變動減少，所以由圖1 〇a至 圖10C描繪之過程減少浮動閘極與浮動閘極之耦合效應。 儘官圖10A至圖10C提供關於四種資料狀態及兩頁資料之 _ 實例，但由圖1 〇A至圖10C所教示之概念可應用於具有多 於或少於四種狀態及多於或少於兩頁的其他實施例。 ^ 應注意，存在程式設計各種頁之各種次序。可以適於特 定實施例之各種頁的程式設計的許多不同次序使用本發 明。關於程式設計之更多資訊可在；nan chen在2〇〇5年4月5 曰申明之美國專利申請案第11/099，133號，n Compensating for Coupling During Read Operations of Non-Volatile

Memory ’”中找到，該案之全文以引用的方式併入本文 中〇 119668.doc -28- 200818195

為了減少程式干擾㈣響’不㈣標驗證位準可在程式 設計過程之魏㈣期間詩—特定字線（或儲存元件之 其他組群)。_提供闡釋對鄰接源極選擇閘極之字線及 源f選擇線使用-絲標位準，且對其他字線使用另一組 靶軚位準的方法之一實施例的流程圖。在圖丨1之步驟幻〇 中’使用第-組㈣位準程式設計字線㈣，待經程式設 計之第一字線及鄰接源極選擇線SGS(參見圖2、3及0之字 線。亦即，使用第一組靶標位準程式設計連接至WL〇之所 有或子組記憶體單元以驗證各別記憶體單元是否已完成程 式設計。在步驟652中，使用第二組靶標位準程式設計剩 餘（或另一子組）字線。亦即，舉例而言，使用第二組靶標 位準程式設計連接至WL1至WL4之所有或子組記憶體單元 以驗e各別§己彳思體單元是否已完成程式設計。回頭參看圖 5 ’字線WL0在增壓區域3 80之邊緣處。 在一實施例中，第一組靶標位準包括Vval、Vvbl及 Vvcl ;且第二組靶標位準包括Vva2、Vvb2&Vvc2。在一 實例實施例中，Vval比對應Vva2低大約100至200 mV，

Vvbl比對應vvb2低大約1〇〇至2〇〇 mV，且Vvcl比對應 Vvc2低大約 1〇〇至 2〇〇 mV。 在其他實施例中，第一組靶標位準的子組可與第二組靶 標位準的子組相同。此係因為在一些實施例中，可發現程 式干擾僅為對於處於一些程式狀態（例如，狀態A，或狀態 A及狀態B)之記憶體單元的問題。因此，在一些實施例 中’第一組靶標位準包括Vval、Vvb2及Vvc2且第二組粗 119668.doc -29- 200818195 標位準包括Vva2、Vvb2及Vvc2。在其他實施例中，第〆 組靶標位準包括Vval、Vvbl&Vvc2且第二組靶標位準包 括Vva2、Vvb2及Vvc2。亦可實施其他排列。 第-組及第二組把標位準中的乾標位準為在程式設計過 程期間制之比較點以確定記憶體單元已何時完成程式設 汁舉例而吕’在WL0上之意欲程式設計至狀態A的記憶 體單元將在其臨限電壓已❹mal時完餘式設計過程且 在WL3上m程式設計至狀態B的記憶體單元將在其臨 限電壓已達到Vvb2時完成程式設計過程。 存2使用雙相粗/細程式設計方法來程式設計的一些設 備。第一相（粗程式相）包括試圖以較快方式升高臨限電壓 且相對較少地注意達成緊密臨限值分佈m細程式 相）試圖以較慢方式升高臨限電壓以達到乾標臨限電壓同 時亦達成較緊密的臨限值分佈。粗/ 例可在全文以引用的方式併人本文中之如下專利文獻^ 到：美國專利公開案第2005/0162916號；美國專利第 6,301，161號；美國專利第5,712,815號；美國專利第 5，細，531;及美國專利第5,761，222號^ #在程式設計期間 驗證記憶體單元時，-些先前解決方案將首先使用中間驗 證位準執行粗模式之驗證過程且接著隨後使㈣絲標位 準執行細模叙驗證㈣。料改變㈣㈣之本發明之 解決方案制於在細模相間的驗證_標㈣。在某些狀 況下，亦可改變中間驗證位準。 一 藉由降低字線⑽之無標位準，在記憶體單元之總量的 119668.doc ，30- 200818195 範圍内，連接至WL0之經程式設計記憶體單元的臨限電壓 同在輕標位準不降低之情況下臨限電墨所處之狀態相比應 降低了。舉例而言，圖12A展示一種程式狀態（例如，狀態 • A)之兩個臨限值分佈。分佈670代表連接至所有字線（字線 WLG除外）之記憶體單元之臨限電壓分佈（記憶體單元之數 目對臨限電塵）的-實例。分佈672代表當所有字線使用相 同輕標位準時，連接至字線WL〇之記憶體單元之臨限電壓 修 A佈的-實例。由於上文所述之程式干擾，與分佈67〇相 比，分佈672移動至右側且被擴寬。如所看到，分佈672在 上端自分佈670突出。 藉由使用字線WLG之較小峰標位準（如按照步驟65〇及 652) ’與WLG相關聯之經程式設計記憶體單元的臨限電壓 分佈移動至左侧以使得其在完成程式設計過程時在與其他 字線相關聯之對應臨限電壓分佈的範圍内。舉例而言，圖 12B展示在完成程式設計過程（―或多頁經程式設計以容納 • 一組資料，諸如數位照片或其他檔案之儲存）後，由於使 用WL0之較低靶標位準而移動至左側的分佈672以使得分 . 佈672配合於分佈670内。在另—實施例中，在完成程式設 计過私（或夕頁經紅式6又s十以容納一組資料，諸如數位 照片或其他檔案之儲存）後，分佈672由於使用WL〇之較低 靶標位準而移動至左侧以使得與圖12A中之描繪相比，分 佈672在上端至少自分佈670較少地突出。若與圖i2A中之 描繪相比，分佈672在上端至少自分佈67〇較少地突出，則 在讀取過程(例如，使用ECC)期間，任何剩餘誤差可為固 119668.doc ，31 - 200818195 定的。 應注意，分佈672及分佈670代表一種狀態（例如，狀態 A、狀悲B、狀悲C，或不同狀態）。在一^實例中，在至有 三種程式狀態（外加一種擦除狀態）之情況下，將存在與分 佈672及分佈670類似之高達三對的對應臨限電壓分佈。在 涵蓋將兩個以上位元之資訊儲存於記憶體單元中的實施例 中’可存在與分佈672及分佈670類似之三個以上對的臨限 電壓分佈。在某些狀況下，少於所有狀態將具有其在WL〇 上移動之分佈。 回頭參看圖11，在步驟660中，使用一組讀取比較值讀 取連接至WL0之所有或子組記憶體單元。舉例而言，讀取 比較值Vra、Vrb及Vix(參見圖9)可用以讀取儲存於記憶體 單元中之資料。在步驟662中，使用與步驟660中使用之相 同組讀取比較值讀取連接至WL〇以外之字線的所有或子組 記憶體單元。應注意，添加步驟652與步驟66〇之間的箭頭 以代表可在不同於步驟650及652之時間及/或以與步驟651 及652不相關之方式執行步驟66〇。 圖13提供闡釋對在增壓區域之邊緣處之字線使用一組靶 標位準且對其他字線使用另一組靶標位準的方法之一實施 例的流程圖。在上文所述之圖u之方法中，WL〇在增壓區 域之邊緣處。然而，在其他實施例中，增壓區域之邊緣可 定位於其他地方處。在圖13之步驟68〇中，使用第二組靶 標位準程式設計連接至第一組字線的記憶體單元以驗證各 別記憶體單元是否已完成程式設計。在步驟682中，使用 119668.doc -32- 200818195 第一組靶標位準程式設計連接至增壓區域之邊緣處之字線 的記憶體單元以驗證各別記憶體單元是否已完成程式設 計。在步驟684中，使用第二組靶標位準程式設計連接至 剩餘字線的記憶體單元以驗證各別記憶體單元是否已完成 程式設計。在其他實施例中，可包括額外組字線及額外邊 緣字線。 在步驟690中，使用一組讀取比較值（例如，Vra、Vrb及 Vrc)讀取連接至第一組字線的記憶體單元。在步驟692 中，使用與步驟692中使用之相同組的讀取比較值讀取在 私式没計期間連接至增壓區域之邊緣處之字線的記憶體單 元。在步驟694中，使用與步驟692中使用之相同組的讀取 比較值讀取連接至剩餘組字線的記憶體單元。應注意，添 加步驟684與步驟690之間的箭頭以代表可在不同於步驟 684之時間及/或以與步驟684不相關之方式執行步驟。 圖14提供闡釋對與增壓區域之邊緣處之字線（例如，鄰 接源極選擇線）相關聯的不同頁資料使用不同組靶標位準 且對其他字線使用另一組靶標位準的方法之一實施例的流 程圖。在步驟710中，對第一頁資料使用第一組靶標位準 (Vval、Vvbl、Vvcl)且對第二頁資料使用不同組靶標位準 程式設計連接至字線WL0(或另一字線）的記憶體單元。舉 例而言，不同組靶標位準可包括靶標位準Vva3、Vvb3、 Vvc3，其中： (1) Vva3#Vval ’ Vvb3#Vvbl，Vvc3#Vvcl ;及 (2) Vva3<Vva2，Vvb3<Vvb2，Vvc3<Vvc2。 119668.doc -33 - 200818195 在其他實施例中，不同組靶標位準可包括靶標位準 Vva3、Vva3及Vvb3中的一些，且剩餘靶標位準與第一組 輕標位準或第二組靶標位準相同。 • 在步驟712中，如上文所述，使用第二組靶標位準程式 設計連接至WL0以外之額外字線的記憶體單元。 聲 在步驟720中，使用一組讀取比較值（例如，Vra、vrb及 Virc)讀取連接至字線WL〇的所有或子組記憶體單元。在步 馨驟722中，使用與步驟72〇中使用之相同組讀取比較值讀取 連接至字線WL0以外之字線的所有或子組記憶體單元。應 注意，步驟712與步驟720之間的箭頭用虛線表示以代表可 在不同於步驟712及710之時間及/或以與步驟712及71〇不 相關之方式執行步驟720。 圖15提供闡釋對連接至增壓區域之邊緣處之字線（例 如，鄰接源極選擇線，諸如WL0)的記憶體單元之不同平 面（或區或群）使用不同組靶標位準且對其他字線使用另一 _ 組靶標位準的方法之一實施例的流程圖。在步驟74〇中， 對弟組群之纪憶體單元使用第一組革巴標位準且對第二組 • 群之記憶體單元使用不同組靶標位準來程式設計連接至字 線WL0(或不同字線）的記憶體單元。在步驟742中，使用第 二組靶標位準程式設計連接至WL〇以外之額外字線的記憶 體單元。 舉例而言，回頭參看圖8，第一平面或組群可包括連接 至位元線BleO至Ble2127之反及串上的記憶體單元且第二 平面或組群可包括連接至位元線Ble2l28至Ble4255之反及 119668.doc -34- 200818195 串上的記憶體單元。在另-實施例中，第一平面或組群可 包括連接至位元線BloO至Blo2l27之反及串上的記憶體單 元且第二平面或組群可包括連接至位元線bi〇2i28至 ^ Bl“255之反及串上的記憶體單元。第一平面或組群之另 . 一替代包括連接至位元線0至π(χ)-ι)之反及串上的記憶體 單元且第二平面或組群之另一替代可包括連接至位元線 VHx)至（χ-1)之反及串上的記憶體單元，其中χ為使用者資 φ 料之位元線的總數目。第一平面或組群之另一替代可包括 連接至奇數位元線之反及串上的記憶體單元且第二平面或 組群之另-替代可包括連接至偶數位元線之反及串上的記 憶體單元。亦可使用其他組群，且可使用兩個以上的組 群。 在步驟750中，使用一組讀取比較值（例如，νΓ&、及 讀取連接至字線则（或另一字線）的所有或子組記憶 體皁凡。在步驟752中，使用與步驟75〇中使用之相同組的 • ^比較值讀取連接至字線WLim外之字㈣所有或子組 «己L、體單70。應注意，添加步驟742與步驟之間的箭頭 * 以代表可在不同於步驟74〇及742之時間及/或以與步驟74〇 及742不相關之方式執行步驟750。 圖16為描述程式設計操作之一實施例的流程圖。圖16之 方法可用以使用全序列程式設計來程式設計連接至字線的 記憶體單元。在不同時間程式設計不同頁之實施例中，圖 16之方5可用以為—特定字線或特定組記憶體單元程式設 遍因為私式設計過程可包括程式設計多個頁 119668.doc **35- 200818195 及連接至多個子線之$己憶體单元’所以程式設計過程可包 括執行圖1 6之程式設計操作多次。

在步驟840處擦除待經程式設計之記憶體單元。步骤84〇 可包括比待經程式設計之彼等記憶體單元（例如，在區塊 或其他單元中）擦除更多記憶體單元。在步驟842處，執行 軟體程式設計以限定擦除記憶體單元之擦除臨限電壓的分 佈。由於擦除過程，一些記憶體單元可比必要時處於更深 的擦除狀恶。軟體程式設計可施加小的程式脈衝以移動擦 除記憶體單元之臨限電壓較接近擦除驗證位準。在圖“之 步驟850處，”資料載入"指令由控制器518頒予且輸入至指 令電路514，從而允許資料輸入至資料輸入/輸出緩衝器 512。輸入貧料被認為一指令且由狀態機516鎖存，經由一 指令鎖存信號（未圖示）輸入至指令電路514。在步驟852 處，將表示頁位址之位址資料自控制器或主機輸入至列控 制器或解碼器·。輸人資料被認為頁位址且經由狀態機 516鎖存，受位址鎖存信號的影響輸入至指令電路η*。在 步驟854處，敎址頁之—頁程式資料輸人至資料輸入/輸 出緩衝器512以用於程式設計。舉例而言，可在一實施例 中輸入582子組之貢料Q將該資料鎖存於選定位元線之適 當暫：器中。在-些實施例中，亦將資料鎖存於選定位元 線之第一暫存H中以用於驗證操作。在步驟㈣處，"程式" 指令由控制器518頒予且輸入至資料輸入/輸出缓衝器 512以日7由狀恶機516鎖存且經由指令鎖存信號輸入至 指令電路514。 119668.doc -36- 200818195 在由私式才"觸發後，藉由使用向適當字線施加之階 躍脈衝，將在步驟854中鎖存之資料程式設計至由狀態機 516控制的選定記憶體單元中。在步驟858處，初始化 Vpgm(向選定字線施加之程式電壓脈衝）至起始量值（例 如’約12 V或另一適合位準）且在〇處初始化由狀態機516 維持之程式計數器PC。右牛聰, 在乂驟860處，向選定字線施加第 一vPgm脈衝。乡邏輯,，G”健存於—指示應程式設計對應記 憶體單元之特定資料鎖存器中，則對應位元線接地。另一 方面，若邏輯”Γ，儲存於指示對應記憶體單元應保持處於 其當W資料狀態之特定鎖存器中，則對應位元線連接至 VDD以禁止程式設計。如圖4及圖5中所描綠，未選定字線 接收，在VSgd處設定汲極選擇信號且在Ον處設定源 極選擇信號。在〇伏特或接近Q伏特處設定源極線。 在步驟862處，使用適當組靶標位準來驗證選定記情體 單元的狀態，如上文參看圖”、13、“及。所論述。若偵 測選定單元之臨限電遷已達到適當輕標位準，則儲存於對 應貧料鎖存器中之資料改變至邏輯M"。若侦測臨限電塵 尚未達到適當乾標位準，則儲存於對應資料鎖存器次

料未被改變。以此方彳，T^ M 不必程式設㈣存於其對應資科 鎖存器中之具有邏輯-的位元線。當所有資料鎖存 儲存邏輯解⑽式設相有選定單: 在㈣864處，檢查所有資料鎖存莽是否正儲存邏輯””。 :右^此’則程式設計過程完成且為成功的，此係因 選疋记憶體單元經程式設計及驗證至其勒標狀態。在步 119668.doc -37- 200818195 驟866處報告"通過"狀態。應注意，在一些實施例中，在 步驟864處檢查至少一預定數目之資料鎖存器是否正儲存 邏輯"1"。該預定數目可小於所有資料鎖存器之數目。因 此，允許程式設計過程在所有記憶體單元已達到其適當驗 證位準之前停止。可在讀取過程期間使用誤差校正來校正 未經成功程式設計的記憶體單元。

若在步驟864處，確定並非所有資料鎖存器正儲存邏輯 1 ’則程歧計過程繼續。在步驟868處，對照程式限制 值來檢查程式計數器PC。程式限制值之一實例為2〇;然 而’在各種實施例中可使用其他值。若程式計數器^不小 於20,則在步驟869處確定未經成功程式設計之記憶體單 元的數目是否等於或小於_預定數目。若不成功程式設計 之記憶體單元的數目等於或小於該預定數目，則程式設計 過程被標記為通過且在步驟871處報告通過狀態。在許多 狀況下’可在讀取過程期間使用誤差校正來校正未經成功 程式設計的記憶體單元。“，若不成功程式設計之記情 體單元的數目大於該敎數目m設計神被標記為 失效且在㈣m處報告失效㈣。絲式計數㈣小於 20，則Vpgm位準增力口步長（例如，〇2至〇4伏特步長）且在 步驟872處程式計數器PC增加。在步驟872後，該過程返回 至步驟860以施加下一 Vpgni脈衝。 圖1 7為描緣在讀取或驗證 行為的時序圖。舉例而言， 元，則在讀取或驗證過程期 操作之一迭代期間各種信號之 若記憶體單元為二元記憶體單 間母5己彳思體卓元可並行地執 119668.doc -38 ·* 200818195 Γ圖τΓ之過程。若記憶體單元為具有四種狀態(例如，E、 、及c)之多狀態記憶體單元，則在讀取或殮^ 古，卷自ϋ早凡可並行地執行圖17之過程三次。舉例而 …、有四種狀態之記憶體單元讀取資料時 Ζ7Γ1行讀取過程—次，用Veg™執行讀取過程~ 里eg卜Vrc執行讀取過程—次，或其他組讀取值。卷 …、有四種狀態之記憶體單元驗證資料時，可： 執行讀取過程_次，用vw執行讀取過 二…Vcgr=Vvc2執行讀取過程一次’或其他組驗證 /常’在讀取及驗證操作期間，選定字線連接至 【°玄電壓之位準專用於每一讀取及檢in + 节情俨置-… 續取及驗-知作以確定有關 =體早兀之臨限電壓是否已達到該位準。在施加字線電 屋後’量測記憶體單元之傳導電流以綠定是否回應於向字 線施加之電壓而接通記憶體單元。若量測傳導電流大於一 特定值，則假定記憶體單元接通且向字線施加之電慶大於 記憶體單元之臨限電壓。若量測傳導電流不大於該特定 值，則假定記憶體單元不接通且向字線施加之電麼不大於 記憶體單元之臨限電愿。 存在在讀取或驗證操作期間量測記憶體單元之傳導電汽 的許多方法。在一實例中，記憶體單元之傳導電流可藉由 其在感應放大器中放電專用電容器之速率來量測。在一實 施例中，使用所有位元飨 、 綠耘式1又计之記憶體陣列可藉由其 在感應放大器中放電專用雷资盟、 电寻用電合态之速率而量測記憶體單元 119668.doc -39- 200818195 之傳導電流。在另一實例中，選定記憶體單元之傳導電流 允許（或未能允許）包括記憶體單元之反及串放電位元線。 在一時段後量測位元線上之電荷以暸解其是否已被放電。 在一實施例中，使用奇數/偶數程式設計之記憶體陣列可 藉由確定是否已放電位元線來量測記憶體單元之傳導電 流。 圖17展示起始於Vss(約為〇伏特）之信號SGD、 WL—unse卜WLn、SGS、選定BL及源極。SGD代表連接至 沒極選擇閘極之閘極之汲極選擇線上的信號。SGS代表連 接至源極選擇閘極之閘極之源極選擇線上的信號。WLn為 I二選疋用於謂取/驗證之字線。WL_unsel代表未選定字 線。Selected—BL為經選定用於讀取/驗證之位元線。源極 為記憶體單元之源極線。 圖17描述藉由確定是否已適當放電位元線而量測記憶體 單元之傳導電流之系統的行為。在圖丨〇之時間tl處，使 SGD升高至Vdd(例如，約3·5伏特）或另一電壓（通常在3_5 v範圍中），使未選定字線（WL一unsel)升高至Vread(例如， 約5.5伏特），使選定字線WLn升高至Vcgr，且使選定位元 線k疋BL預充電至約〇·7伏特。電壓yrea(j充當通過電壓 (因為其引起未選定記憶體單元接通）且充當通過閘極。在 時間t2處，藉由升高SGS至Vdd而接通源極選擇閘極。此 提供一路徑以減少位元線上的電荷。若經選定用於讀取之 記憶體單元的臨限電壓大於Vcgr，則選定記憶體單元將不 接通（或至少將不充分地接通）且位元線將不放電（或至少將 119668.doc -40- 200818195 不充分地放電），如由信號線890所描繪。若經選定用於讀 取之記憶體單元中的臨限電壓小於Vcgr，則經選定用於讀 取之記憶體單元將接通（傳導）且位元線電壓將減少，如由 曲線892所描繪。在時間t2之後及時間t3之前的某個點處 (如由特定實施例確定），適當感應放大器將確定位元線電 壓疋否已達到足夠量。在時間t3處，將使所述信號降低至 Vss(或用於待命或回復之另一值）。應注意在其他實施例 中，可改變一些信號的時序。 而不疋或除猎由改變驗證祀標位準而減少程式干擾衝擊 之外’不同讀取比較值可在讀取過程期間用於一特定字線 (或儲存元件之其他組群）。舉例而言，圖i 8描述操作非揮 發性儲存器之方法的一實施例，該方法包括為一或多個特 定字線使用不同讀取比較值。在步驟92〇中，使用上文所 提及之第二組靶標位準程式設計連接至WL0之記憶體單 凡。在步驟922中，使用上文所提及之第二組靶標位準程 式没計連接至額外字線的記憶體單元。在步驟93〇中，使 用第一組讀取比較值讀取連接至WL〇之記憶體單元。亦 即’經由適當字線將第二組讀取比較值應用於適當控制閘 極。在步驟932中，使用第二組讀取比較值讀取連接至額 外子線的記憶體單元。應注意’添加步驟922與步驟930之 間的箭頭以代表可在不同於步驟922及92〇之時間及/或以 與步驟922及920不相關之方式執行步驟93〇。 在另一實施例中，可將步驟920及930應用於多個字線 (例如，WL0及WL1、WL0-2或包括不包括WL0但可處於邊 119668.do. -41 - 200818195 緣處之組群的其他組群，如下文所闡釋）。亦即，可存在 兩群字線。將使用第一組讀取比較值讀取第一群字線且將 使用第二組讀取比較值讀取第二群字線。 圖19展示類似於圖9中所描繪之分佈之一實例組臨限電 壓分佈。圖19描繪每一狀態之兩個讀取比較值。讀取比較 值Vral及Vra2與狀態A相關聯。讀取比較值Vrbl及Vrb2與 狀態B相關聯。讀取比較值Vrcl及Vix2與狀態C相關聯。在 一實施例中，第一組讀取比較值包括Vral、Vrbl及Vrcl ; 第二組讀取比較值包括Vra2、Vrb2及Vrc2 ; 且 Vral>Vra2，Vrbl>Vrb2 且 Vrcl>Vrc2。因此，當執行步驟 930時，WL0用Vcgr=Vral執行圖17之過程一次，WL0用 Vcgr=Vrbl執行圖17之過程一次且WL0用Vcgi-Vrcl執行圖 17之過程一次。當執行步驟932時，主字線之每一者用 Vcgr=Vra2執行圖17之過程一次，主字線之每一者用 Vcgr=Vrb2執行圖17之過程一次，且主字線之每一者用 Vcgr=Vrc2執行圖17之過程一次。在其他實施例中，第一 組讀取比較值可包括Vral、Vrb 1及Vrc2 ;或第一組讀取比 較值可包括Vral、Vrb2及Vrc2。亦可實施其他排歹。 在步驟930之另一實施例中，第一組讀取比較值用以讀 取連接至字線WL0之第一組記憶體單元且第三組讀取比較 值用以讀取連接至字線WL0之第二子組記憶體單元。如上 文所述，兩個子組可為在不同平面或組群中之記憶體單 元。在一實施例中，兩個子組為分離的，例如，奇數及偶 數位元線；或第一平面或組群包括連接至位元線0至 119668.doc -42- 200818195 (Κ(χ)-ΐ)之反及串上的記憶體單元且第二平面或組群可包 括連接至位元線ί4(χ)至（X-1)之反及串上的記憶體單元，宜 中X為使用者資料之位元線的總數目。亦可使用其他組 群。應/主思，第二組璜取比較值與第二組讀取比較值（部 分或完全地）不同。

在步驟930之另一實施例中，第一組讀取比較值用以為 儲存於連接至字線WL0之記憶體單元中g第一頁資料讀取 資料且第二組讀取比較值用以為儲存於連接至字線之 記憶體單元t的第二頁資料讀取資料。第三組讀取比較值 與第二組讀取比較值（部分或完全地）不同。 圖20描述操作非揮發性儲存器之方法的另一實施例，該 方法包括為一特定字線使用不同讀取比較值。在步驟95〇 中，使用上文所提及之第二組靶標位準程式設計連接至第 一=字線的記憶體單元。好驟952中m文所提及 之第二組純位準程式設計連接至增壓區域之邊緣處之字 線的記憶體單元。在步驟95钟，使用上文所提及之第二 ^乾‘位準程式設計連接關餘字線的記憶體單元。應注 恩’在增Mil域之邊緣處的字線不為第—組字線及剩餘字 線之部分。 2 20之步驟950、952及954期間，程式設計操作包括 字線上提t、〇伏特^號（或其他適當信號）或選擇線以斷 開對應電晶體以便形成增壓區域…實例包括向源極選擇 ”良GS^加〇伏特以使得源極選擇閘極斷開，該源極選擇 閘極自源極線切斷通道且有助於引起反及串的㈣。在一 119668.doc -43 - 200818195 些實施例中，連接至反及串之字線可接收0伏特信號（或其 他適當信號）以切斷連接至該字線的記憶體單元以使得增 壓區域結束或起始於該字線。此亦可用以形成多個增壓區 域。 在步驟960中，使用上文所提及之第二組讀取比較值讀 取連接至第一組字線的記憶體單元。在步驟962中，使用 上文所提及之第一組讀取比較值讀取連接至增壓區域之邊 緣處之字線的記憶體單元。在步驟964中，使用第二組讀 取比較值讀取連接至剩餘字線的記憶體單元。應注意，添 加步驟954與步驟960之間的箭頭以代表可在不同於步驟 954之時間及/或以與步驟964不相關之方式執行步驟96〇。 在步驟962之一些實施例中，不同組讀取比較值可用以 讀取與增壓區域之邊緣處之字線相關聯的不同頁資料。不 同組讀取比較值可用以讀取連接至增壓區域之邊緣處之字 線之記憶體單元的平面或組群。在兩種替代中，不同組讀 取比較值亦與第二組讀取比較值（部分或完全地）不同。 儘官以上論述聚焦於減少對特定字線之程式干擾衝擊， 但本發明亦可用以減少由於任何其他理由而具有較寬％分 佈之字線的衝擊。在一些字線上較寬vt分佈出現的一種其 他理由可為所謂的過多程式設計，其係由於（例如）集中在 一個或一限定數目之字線上的快速程式設計記憶體單元造 成的。過多程式設計亦產生如圖12中所描繪之類似的％分 佈。藉由將不同驗證靶標位準或讀取比較值應用於此等字 線亦可減少在彼等字線上V t分佈擴展的衝擊。 119668.doc -44 - 200818195 為達成說明及描述目的，已提供本發明之以上實施方 式。其不意欲為詳盡的或將本發明限於所揭示之精確形 式。根據以上教示之許多修改及變化為可能的。選擇所述 實施例以最好地闡釋本發明之原理及際應用以藉此使 其他熟習此項技術者能夠在各種實施例中最好地利用本發 明且使各種修改適於所涵蓋之特定使用。希望本發明之範 ’由附屬於其之申請專利範圍界定。

【圖式簡單說明】 圖1為一反及串之俯視圖。 圖2為該反及串之等效電路圖。 圖3為描繪三個反及串之示意圖。 圖4展示經程式設計之反及串。 圖5展示使用自增壓方法禁止之反及串。 圖6描繪反及串之一部分。 圖7為一記憶體系統之一實例的方塊圖。 圖8說明一記憶體陣列之一組織的一實例 圖9描繪一組臨限電壓分佈。 圖10A、圖i0B及圖10C描繪臨限電壓分佈。 圖il為描述程式設計及讀取非揮發性記憶體之方法之 實施例的流程圖。 圖12A及圖12B描繪臨限電壓分佈。 性記憶體之方法之 性記憶體之方法之一 圖13為描述程式設計及讀取非揮發 實施例的流程圖。 圖14為描述程式設計及讀取非揮發 119668.doc -45- 200818195 實施例的流程圖。 圖15為描述程式設計及讀取非揮發性記憶體之方法之一 實施例的流程圖。 Θ為枚述敎式設計操作之一實施例的流程圖。 圖17為据綠讀取操作之一實施例的信號圖。 圖1 8為描述程式設計及讀取非揮發性記憶體之方法之一 實施例的流程圖。

圖19描繪一組臨限電壓分佈。 圖20為描述程式設計及讀取非揮發性記憶體 實施例的流程圖。 / 【主要元件符號說明】 電晶體 控制閘極 浮動閘極 電晶體 控制閘極 浮動閘極 電晶體 控制閘極 浮動閘極 電晶體 控制閘極 浮動閘極 第一（沒極）選擇閘極 100 100CG 100FG 102 102CG 102FG 104 104CG 104FG 106 106CG 106FG 120 119668.doc -46- 200818195

122 第二（源極）選擇閘極 126 位元線接點 128 源極線 202 反及串 204 反及串 206 反及串 220 選擇電晶體 222 記憶體單元 224 記憶體單元 226 記憶體單元 228 記憶體單元 230 選擇電晶體 240 選擇電晶體 242 記憶體單元 244 記憶體单元 246 記憶體单元 248 記憶體單元 250 選擇電晶體 252 記憶體單元 304 記憶體單元/行控制 306 記憶體單元/列控制 308 記憶體單元 310 記憶體單元 312 記憶體單元 119668.doc -47- 200818195

314 記憶體單元 316 記憶體单元 318 記憶體单元 322 源極選擇閘極 324 汲極還擇閘極 330 源極/没極區 332 共同源極線 334 位元線接點 340 通道 350 記憶體單元 352 記憶體單元 354 記憶體單元 356 記憶體单元 358 記憶體单元 360 記憶體单元 362 記憶體單元 364 記憶體單元 366 汲極選擇閘極 368 源極選擇閘極 370 源極/汲極區 374 位元線接點 380 增壓區域 384 P井區域 5 02 記憶體單元陣列 119668.doc -48- 200818195

5 04 行控制電路 506 列控制電路 508 P-井控制電路 510 C-源極控制電路 512 資料輸入/輸出緩衝器 514 指令電路 515 控制電路 516 狀態機 518 控制器 620 臨限電壓分佈 670 分佈 672 分佈 890 信號線 892 曲線 CG 控制閘極 FG 浮動閘極 G 閘極 SGD 選擇線 SGS 選擇線 WLO 字線 WL1 字線 WL2 字線 WL3 字線 119668.doc -49-

Claims (1)

1. 200818195 十、申請專利範圍： 1 · 一種操作非揮發性記憶體之方法，其包含：ώ 使用一第一組讀取比較值讀取一第一組非揮發性儲存 ^ 70件，該第一組非揮發性儲存元件鄰接一源極選擇控制 線；及 使用一第二組讀取比較值讀取一不鄰接該源極選擇控 制線之第二組非揮發性儲存元件，該第一組讀取比較值 中的至少一者不同於該第二組讀取比較值之一對應比較 響 位準。 2·如請求項1之方法，其中： 所有該第一組讀取比較值不同於該第二組讀取比較值 之對應比較位準。 3 ·如請求項1之方法，其中： 邊第一組讀取比較值中的該一者大於該第二組讀取比 較值之該對應比較位準。 _ 4·如請求項1之方法，其中： …該第一組非揮發性儲存元件連接至一第一控制線，該 ▲ 第一控制線鄰接一源極選擇控制線；及 ， 該第二組非揮發性儲存元件連接至一第二控制線。 5·如請求項4之方法，其進一步包含·· 使用-帛三組讀取比較值讀取一第三組—或多個非揮 & 14儲存70件，該第三組非揮發性儲存元件連接至一第 一控制線。 6·如請求項1之方法，其中·· 119668.doc 200818195 >該讀取該第—組非揮發性儲存元件包括使用該第一組 讀取比較值讀取—第—If料及㈣—第三組讀取比較 值讀.取一第二頁資料。 如請求項1之方法，其中： 該第-組-或多個非揮發性儲存元件及該第二組一或 多個非揮發性儲存元件W狀態反及（NAND)快閃記憶 體設備；及 8. 該第一控制線及該第二組控制線為字線。 一種非揮發性儲存系統，其包含·· 非料性儲存元件，該等非揮發性料元件包括—連 接至-第-控制線的第—組非揮發性館存元件，及一連 接至一與該第—控制線不同之第二組控制線的第二組非 揮金性健存凡件，該第一控制線鄰接-源極選擇控制 線；及 4 -與該等非揮發性館存元件通信之管理電路，該管理 電路使得使用—第—組讀取比較值讀取該第-組非揮發 性館存70件及使用—第二組讀取比較值讀取該第二組— ^個非揮發性儲存元件，該第—組讀取比較值中的至 ^ 同於°亥第一組碩取比較值之一對應比較位準。 9.如明求項8之非揮發性儲存系統，其中： 該第-組一或多自非揮㈣健存元件及該第二組 夕:非揮發性健存元件為多狀態反及快閃記憶體設備。 10·如。月求項8之非揮發性儲存系統，其中： X等非揮發性儲存元件配置於區塊中，每—區塊包括 119668.doc 200818195 一組頁，該等頁界定程式設計之單元 平凡且&塊界定擦除之 XXX3t 一 · 早兀， 該第-控制線及該第二組控制線為字線，該等字線為 一共同區塊之部分； 該共同區塊包括一組位元線；及 該第-組非揮發性儲存元件之每一者連接至該組位元 線的一不同位元線。

   11 ·如請求項8之非揮發性儲存系統，其中： 該第一組讀取比較值中的該一者大於該第二組讀取比 較值之該對應比較位準。 12. 如請求項8之非揮發性儲存系統，其中： ±該讀取該第一組非揮發性儲存元件包括使用該第一組 讀取比較值讀取m似使用-第三組讀取比較 值讀取一第二頁資料。 13. 如請求項8之非揮發性儲存系統’其中： 該管理電路使用—第三組讀料匕較值讀取一第三組非 揮發性儲存元件，該第三組非揮發性儲存元件連接至該 弟一控制線。 14·如明求項8之非揮發性記憶體系統，其中： 斤有為第組頃取比較值大於該第二組讀取比較值之 對應比較位準。 15·如請求項8之非揮發性記憶體系統，其中： 忒吕理電路包括一控制器、一狀態機、指令電路、控 制電路及解碼器之任何n組合。 119668.doc