TW200812081A - High voltage device and manufacturing method thereof - Google Patents

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200812081 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種耐高電壓元件及其製造方法，尤指一 種關於耐高電壓金屬氧化半導體電晶體（High Voltage Metal-Oxide-Semiconductor Transistor * HVMOS transistor) 及其製造方法，該耐高電壓金屬氧化半導體電晶體特別適 用於靜電放電（Electrostatic Discharge ; ESD)之防護電路。 【先前技術】 在積體電路（1C)的製造與使用中，經常會遇上ESD的問 題。隨著對高運算速度和無線寬頻通訊產品1C的需求曰益 增加，加上目前1C製程正快速地進入80奈米甚至65奈米以 下，1C的内部元件都非常微小，所以很容易受到瞬間靜電 放電所破壞。因此，ESD對1C的品質有極大的影響，且隨 著1C製程不斷的精進，ESD問題的重要性亦與日倶增。 圖1例示一習知之ESD保護電路3。該ESD保護電路3係設 置在一待保護之内部電路31及一焊墊（bonding pad)32之間 且該焊墊32連接一用於後續封裝製程之輸出輸入腳位（I/O pin)(圖未示）。該ESD保護電路3包含一輸入端36、一電壓源 (例 30V)37、一 接地端 38、一第一 HVNMOS(High voltage N-type MOS)電晶體34、一第二HVNM0S電晶體35及一 HVPMOS(High voltage P-type M0S)電晶體 33。該輸入端 36 係電連接於該焊墊32及該内部電路31。該第一 HVNM0S電 晶體34係設置於該輸入端36與該接地端38之間。該 HVPM0S電晶體33設置於該電壓源37與該輸入端36之間； U2697.doc 200812081 該第二HVNMOS電晶體35設置於該電壓源37與該接地端38 之間且電連接該HVPMOS電晶體33。對於圊1之每一個 HVMOS電晶體33、34或35，其源極、底材（body)及没極形 成一寄生雙極性接面電晶艘（parasitic bipolar junction transistor)。該寄生雙極性接面電晶體之門檻電壓（thresll〇id voltage)係小於該内部電路3 1中閘極之崩潰電壓（breakdown voltage)。因此當靜電放電脈衝（即ESD發生）進入該内部電 路3 1之前，該寄生雙極性接面電晶體將先導通以避免過量 的電壓或電流浪湧（current surge)破壞該内部電路31。一來 自該焊墊32之輸入電壓係經由該ESD保護電路3之輸入端 36進入該内部電路31。當該輸入電壓大於位於HVPM0S電 晶體33和該HVNMOS電晶體34及35内部之寄生雙極性接面 電曰a體之門捏電壓時’該電晶體33、34及35將導通（turn on) 並將因該輸入電壓所引起的大電流傳導至該接地端38，藉 此消除在輸入端36產生的高電壓。 圖2係一種應用於圖1之ESD保護電路3中之HVNMOS電 晶體1之結構剖面示意圖。該HVNMOS電晶體1包含一半導 體基板（substrate)16、一設置於該半導體基板16上之P型井 15、一位於該p型井15表面之閘極10、二緊鄰該閘極1〇兩側 之間隙壁（spacer)ll、一重摻雜源極（heavily doped source)12、一重摻雜沒極（heavily doped drain)l3及一包圍 該重摻雜沒極13之輕摻雜汲極（lightly doped drain)14。於本 實施中，該輕摻雜汲極14係一N型摻雜汲極（N-type Doped Drain : NDD)。其中該重摻雜汲極π及該輕摻雜汲極14係形 112697.doc 200812081 成一雙擴散没極（Double Diffusion Drains)。該雙擴散；?及極 之設計可以提高該HVNM0S電晶體1之崩潰電壓，同時也可 解決熱載子（hot carrier)問題。然，圖2所示之HVM0S電晶 體卻顯示如圖3(a)及3(b)所示之漏電流問題。圖3(a)係顯示 圖2之HVNM0S電晶體1在不同的閘極電壓（VG)下，1心與 VDS(源極及汲極間之電位差）之特性曲線圖。其中曲線 A1〜A7係閘極電壓分別為〇、2、4、6、8、10及12V時之Ids-VDS 特性曲線。圖3(b)係該HVNM0S電晶體1在不同的VDS下， 底材電流Isub與閘極電壓（VG)之特性曲線圖。其中曲線

B1 〜B6 係 VDS 分別為0、16、17、18、19 及 20V 時之 Isub-VG 特性曲線。由圖3(a)可知，當VDS大於12V且閘極電壓VG 大於10V時，Ids明顯上升；另由圖3(b)可知，當VDS大於16V 且閘極電壓VG大於10 V時，底材電流Isub明顯上升。注意， 圖3(a)及3(b)係使用閘極長度1.8//m，寬度50//m之HVM0S 電晶體所測得之數據。另，參考圖7之曲線F，其係圖2之該 HVNMOS電晶體1於關閉時（VG=0V)，底材電流Isub與VDS 之特性曲線。曲線F表示該HVNMOS電晶體1即使是在關閉 狀態（VG=0V)，當VDS大於12V後，底材電流Isub即明顯增 加。造成如圖3(a)及3(b)之漏電流問題係因在形成圖2之雙 擴散汲極結構時，形成該重摻雜汲極13所使用的佈植能量 及劑量均較形成該輕摻雜汲極14為大，且經該熱退火製程 時其擴散程度較強，造成該重摻雜汲極13底部NB(參圖2) 之離子濃度不均勻，即該輕摻雜汲極14對於該底部NB被之

包覆性（coverage)不佳，使得該HVNM0S電晶體1承受VDS U2697.doc 200812081 大於12V時有下列情形發生：（1)熱載子效應（h〇t effect)導致底材電流lsub偏高而造成漏電流（參圖3⑷及 3(b))，及（2)該HVNMOS電晶體1即使在關閉情形下，在其 沒極側有明顯的漏電流（參圓7之曲線F)。當類似該 HVNMOS電晶體i使用在ESD保護電路時，因該底部nb之離 子濃度均勻性不佳，當一靜電放電脈衝發生時，將首先在 該底部NB造成破壞，進而導致ESD保護電路失效。 【發明内容】 本發明之目的係提供一種耐高電壓元件，藉由增加一具 第一導電型之輕摻雜的第五摻雜區域以包圍一具第二導電 型之重摻雜的第三摻雜區域，以強化對於該第三摻雜區域 之。覆f生藉此改善3亥第二摻雜區域底部之離子漢度均句 性以減少其漏電流。 本^明之另一目的係提供一種耐高電壓元件之製造方 法，係利用原、有定義-井區域之光罩(ph〇t〇mask)，於定義 該井區域時同時定義一第五摻雜區域；利用該第五換雜區 域包圍一稍後形成之重摻雜第三摻雜區域，以強化對於該 第三摻雜區域之包覆性’藉此改善該第三推雜區域底部之 離子濃度均勻性以減少其漏電流。 二、、j述目的，本發明揭示一種耐高電壓元件，其包 3半導體基板及一閘極。該半導體基板包含一具有第一 導電型之第一換雜P A p,, . h、區或、一具有第二導電型之第二摻雜區 域、一具有第二導電形夕兹一Μ 雜區域且具有第二導#刑^ 域、一包圍該第三接 導電里之第四摻雜區域以及一包圍該第 I12697.doc 200812081 三摻雜區域且具有第二導電型之第五摻雜區域。該閘極兩 側設有二間隙壁（spacer)且設置於該第二摻雜區域及該第 三摻雜區域間的半導體基板表面，用以控制該第二摻雜區 域及該第三摻雜區域之導通。 上述之耐高電壓元件可利用以下步驟製造：（1)於一半導 體基板上形成一具有第一導電型之第一摻雜區域；（2)於該 第一掺雜區域中形成一具有第二導電型之第五掺雜區域； (3)於該第一摻雜區域表面形成一閘極及二設置於該閘極兩 側之間隙壁；（4)形成一具有第二導電型之第四摻雜區域； 以及（5)形成一具有第二導電型之第二摻雜區域及一具有第 二導電型之第三掺雜區域，其中該第三摻雜區域係被該第 四摻雜區域及該第五摻雜區域所包圍。 本發明係利用原有定義一井區域之光罩於定義該井區域 時，同時定義一第五摻雜區域，藉由該第五摻雜區域包圍 該第三摻雜區域，使得本發明之耐高電壓元件在不增加成 本及製程步驟之下有效減少漏電流，因此可有效改善esd 保護電路之效能。此外，該第五摻雜區域因沒有包圍該第 四摻雜區域之侧邊，即沒有包覆該第四摻雜區域與其鄰近 之閘極底部之界面區域’因此並不會影響該财高電壓元件 原有之電氣特性。 【實施方式】 圖4係本發明耐高電壓元件2之結構剖面示意圖。該耐高 電壓元件2包含一半導體基板27及一緊鄰設置在二間隙壁 21之間之閘極20。該半導體基板27包含一 p型井區域％、一 112697.doc 200812081 N型第二摻雜區域22、一 N型第三摻雜區域23、一包圍該N 型第三摻雜區域23之N型第四摻雜區域24及一包圍該N型 第三摻雜區域23之N型第五摻雜區域25。其中閘極20用以控 制該N型第二摻雜區域22及該N型第三摻雜區域23間之導 通。該N型第四掺雜區域24之長度L2大於該N型第五摻雜區 域25之長度L1，且該N型第五摻雜區域25之深度D1大於該N 型第四摻雜區域24之深度D2。因此，該N型第五摻雜區域 25可完全包圍該n型第三掺雜區域2，但不會包覆該N型第 四摻雜區域24與其鄰近之閘極20底部之界面區域。此外， 該N型第三摻雜區域23及該N型第四摻雜區域24係形成一 雙擴散沒極。 圖5(a)〜5(d)係圖4本發明之耐高電壓元件2之製造方法流 程示意圖。首先於半導體基板27上形成P型（P-type)井區域 26(參圖5(a))。接著於該P型井區域26中形成一 N型第五摻雜 區域25(參圖5(b))。該N型第五摻雜區域25之形成係使用光 罩來定義該N型第五摻雜區域25之預定離子佈植區域，接著 再進行一離子佈植製程及一熱擴散製程而形成。之後，於 該P型井區域26表面形成閘極20及二設置在該閘極20兩側 之間隙壁21。接著，以該閘極20及該間隙壁21作為一離子 佈植遮罩（implant mask)，利用一自對準播雜製程 (self-aligned process)形成N型第四摻雜區域24(參圖5(c))。 該N型第四摻雜區域24及該N型第五摻雜區域25具有相同 的摻雜濃度。之後，進行另一道摻雜製程而形成N型第二摻 雜區域22及N型第三摻雜區域23(參圖5(d))。該N型第二摻 112697.(iQC 10- 200812081 雜區域22及该N型第二掺雜區域23具相同之摻雜濃度（約 10 /cm2)且其摻雜波度係大於該n型第四摻雜區域24之摻 雜濃度（約l〇12/cm2)。本發明之耐高電壓元件製造方法因形 成該N型第五摻雜區域25之步驟係在形成閘極2〇之前（參圖 5(b)及5(c)) ’因此該閘極20通道可以有效地控制以達到該 耐高電壓元件2於設計時之預期電氣特性。 圖6(a)係本發明之耐高電壓元件2在不同的閘極電壓（VG) 下’ 1^與VDS之特性曲線圖。其中曲線ci〜C7係閘極電壓 (VG)分別為0、2、4、6、8、10及12V時之Ids-VDS特性曲線。 與圖3(a)比較，可知圖6(a)中曲線C6及C7之1^在从08大於 12V，並沒有明顯的增加。圖6(b)係圖4之耐高電壓元件2在 不同的VDS下，底材電流lsub與閘極電壓（VG)之特性曲線 圖。其中曲線D1〜D6係VDS分別為〇、16、17、18、19及2(^ 時之ISUb-VG特性曲線。與圖3(b)之曲線B1〜B6比較，可知圖 6(b)中之曲線D1〜D6僅有一個突起（hump)，即在VG大於7V 之後並沒有底材電流Isub產生。注意，圖6(a)及6(b)係使用 閘極長度1.8/zm，寬度50//m之HVMOS電晶體所測得之數 據。 圖7係在耐高電壓元件關閉時（VG=〇v)之底材電流込心與 VDS之特性曲線圖，其中曲線E&F分代表本發明之耐高電 壓元件2及習知之HVNMOS電晶體1之底材電流Isub與vdS 之特性曲線。由圖7可知，本發明之耐高電壓元件在承受 VDS大於12V時，其底材電流1§心幾乎沒有增加；即使vdS 增加至24V時’其底材電流isub僅增加至8〇nA 〇然習知之 H2697.doc -11- 200812081 HVNMOS電晶體1在承受VDS大於12V時，其底材電流Isub 已明顯增加且當VDS增加至24V時，其底材電流Isub已大幅 增加至480nA。 綜上所述，本發明之耐高電壓元件，相較於習知之耐高 電壓元件，具有以丁優點··在關閉時（VG：=0V)可以承受較 高的VDS且具較小的漏電流（或底材電流）、底材電流沒有雙 突出（double hump)的現象（參圖3(b)及6(b))，在高電壓操作 時（VG大於8V)，無底材電流偏高的現象及具較平坦的飽和 電流Ids (參圖3 (a)及6(a))。其主要係因本發明所形成之第五 摻雜區域對第三摻雜區域具有良好之包覆性，同時改善了 第三摻雜區域底部之離子濃度均勻性，可有效減少漏電 流。此外’本發明之耐高電壓元件之製造方法中並無增加 任何製程步驟或增加光罩數目，因此並不會增加成本，且 藉由上述本發明之優點，在設計耐高壓元件時可將其閘極 寬度縮小進而減少其面積；同時也可增加操作電壓及電流。 本發明之技術内容及技術特點已揭示如上，然而熟悉本 項技術之人士仍可能基於本發明之教示及揭示而作種種不 背離本發明精神之替換及修飾，例如，將圖2中之HVNMOS 電晶體結構修改成HVPM〇S電晶體結構。因此，本發明之 保護範圍應不限於實施例所揭示者，而應包括各種不背離 本發明之替換及修飾，並為以下之申請專利範圍所涵蓋。 【圖式簡單說明】 圊1例示一習知之ESD保護電路；

圖2係例示一種應用於圖1之ESD保護電路中之HVNMOS U2697.doc • 12 * 200812081 電晶體之結構剖面示意圖； 圖3(&)係圖2中11\^^103電晶體之1(15與乂08特性曲線圖； 圖3(b)係圖2中HVNMOS電晶髏之底材電流isub與閘極電 壓VG之特性曲線圖； 圖4係本發明耐高電壓元件之結構剖面示意圊； 圖5(a)〜5(d)係本發明耐高電壓元件之製造方法示意圊； 圖6(a)係本發明之耐高電壓元件之Ids與vds特性曲線圖； 圖6(b)係本發明之耐高電壓元件之底材電流^❶與閘極電 壓VG之特性面線圖；以及 圖7係耐高電壓元件關閉時之底材電流與VDS之特性曲 線圖。 【主要元件符號說明】 1 HVNMOS電晶體 2 耐南電壓元件 3 ESD保護電路 10 、20閘極 11 、2 1間隙壁 12 重換雜源極 13 重摻雜汲極 14 輕摻雜汲極 15 P型井 16 半導體基板 22 N型第一推雜區域 23 N型第三摻雜區域 24 N型第四摻雜區域 25 N型第五摻雜區域 26 P型井區域 27 半導體基板 31 内部電路 32 焊墊 33 HVPMOS電晶艘 34 第一 HVNMOS電晶艘 U2697.doc 13* 200812081 35 37 第二HVNMOS電晶體 36 電壓源 38 輸入端 接地端 112697.doc 14-

Claims (1)

1. 200812081 十、申請專利範圍： 1· 一種耐高電壓元件，包含： 一半導體基板，其包含； 一具有第一導電型之第一摻雜區域； 一具有第二導電型之第二摻雜區域； 一具有第二導電型之第三摻雜區域； 一具有第二導電型之第四摻雜區域；及 一具有第二導電型之第五摻雜區域，與該第四摻 雜區域有重要部分，且該重疊部分包圍該第三摻雜 區域；以及 ▲[係设置在該第二摻雜區域及該第三摻雜區域 間=該半導體基板表面上，用以控制該第二換雜區域及該 第二摻雜區域間之導通。 2.根據請求項R耐高電壓元件，其中該第四摻雜區域之長 度大於該第五摻雜區域之長度。 3· ^“求項匕耐高電壓元件，其中該第五摻雜區域之深 又大於該第四摻雜區域之深度。 4. ^據請求们之耐高電壓元件’其中該第三摻雜區域及該 四推雜區域係形成一雙擴散汲極。 5. =據：求们之耐高電壓元件’其中該第四摻雜區域及該 五^雜區域具相同之摻雜濃度。 6 Ϊ據：求項1之耐高電壓元件’其中該第二摻雜區域及該 摻雜區域具相同之摻雜濃度。 7.根據請求項1之耐高電壓元件，其中該第三摻雜區域之摻 112697.doc •15· 200812081 雜邃度大於該第四摻雜區域之摻雜泼度。 8·根據請求項1之耐高電壓元件，其中該第五摻雜區域係先 於該閘極形成。 9. 一種耐高電壓元件之製造方法，包含以下步驟： 於一半導體基板上形成一具有第一導電型之第一摻雜 區域； 於该第一摻雜區域中形成一具有第二導電型之第五摻 雜區域； 於該第一摻雜區域表面形成一閘極； 形成一具有第二導電型之第四摻雜區域，其與該第五 摻雜區域有重疊部分；以及 形成一具有第二導電型之第二摻雜區域及一具有第二 導電型之第三摻雜區域於該閘極兩側，其中該第三推雜區 域係被该第四摻雜區域及該第五摻雜區域之重疊部分所 包圍。 10. 根據請求項9之耐高電壓元件之製造方法，其中該第五摻 雜區域係利用離子佈植製程及熱擴散製程所形成。/ η·根據請求項9之耐高電壓元件之製造方法，其中該間極之 一側緣與該第四摻雜區域之一側緣相鄰。 12. 根據請求項9之耐高電壓元件之製造方法，其中該第四推 雜區域係利用該閘極為遮罩而以自對準離子佈植製程所 形成。 13. 根據請求項9之耐高電壓元件之製造方法，其中該第四摻 雜區域之長度大於該第五摻雜區域之長度。 112697.doc 200812081 14·根據請求項9之耐高電壓元件之製造方法，其中該第四推 雜區域之深度小於該第五摻雜區域之深度。 15·根據請求項9之耐高電壓元件之製造方法，其中該 雜區域及该第四換雜區域係形成一雙擴散沒極。 16·根據請求項9之耐高電壓元件之製造方法，其中該第四推 雜區域及該第五摻雜區域具相同之摻雜濃度。 17 ·根據凊求項9之耐高電壓元件之製造方法，其中該第二換 雜區域及該第三摻雜區域具相同之摻雜濃度。 18·根據請求項9之耐高電壓元件之製造方法，其中該第三捧 雜£域之換雜》農度大於該第四換雜區域之換雜濃度。 112697.doc 17*