TW200812074A - Non-volatile memory and-array - Google Patents

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Duuren Michiel Jos Van
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Description

200812074 九、發明說明： 【發明所屬之技術領域】 發明領域 5
10 冬愈月疋關於一種非依電性記憶體單元。而且，本發 明是關於-種非依電性記憶體及閘陣列。μ，本發明關 於此-非依記憶體及閘_之布局。料，树明是 關於-種驗操作此_雜·記紐及_列之方法。 發明背景 一非依電性記憶體及閘陣列可自國際中 〇 94/10686 瞭解。 〃 该及間陣列包含多數個各自包括—堆疊閑電晶體的記 憶體單元，該堆疊閘電晶體包含能夠儲存電荷的一浮問 (floating gate)以及能夠控制該浮閘之操作（即，讀取、寫入 15 及抹除）的一控制閘。 .....
在該及閘陣列組態中，該等記憶體單元以列及行排 列。相同列内的記憶體單元共用一字線，該字線連接到其 等各自的控制閘。相同行内的記憶體單元共用連接到其等 源極中的每個的-位元線以及連接到其等及極中的每個的 20 另一位元線。 ，亥及閘陣肋恶可是具有二電晶體(2T)記憶體單元的 記憶體陣列之-選擇。例如，這兩個陣列組態都允許透過 Fowler-Nordheim (FN)隧道式技術進行輕式化。在2丁記憶體 單元内，該堆疊閘電晶體被配對一額外的存取電晶體。 5 200812074 在較早的製程世代中，一及閘陣列内的一記憶體單元 之尺寸一般大於一2T陣列内的一記憶體單元之尺寸，因為 每個單元的兩個位元線需要被施加一大得多的行間距，但 是對較先進的製程世代(“損益平衡，，大約為9〇nm節點），該 5及閘陣列組態可提供比2T更小的單元尺寸，主要是由於以 下事實：一 2T記憶體單元之存取電晶體之長度不可被進一 步減少尺寸，從而在該2T組態中產生一大得多的列間距。 此外，該及閘陣列組態可提供比2T組態更大的讀取電 /瓜’该2Τ組恶可車父佳地應用於基於s〇N〇s(石夕_氧_氣_氧_石夕） 1 〇或其他迅荷捕獲(charge trapping)單元的非依電性記憶體及 閘陣列。由於存取閘極(AG)電晶體(與限制一2T單元内的電 流之控制閘電晶體串聯）之存在，較高的讀取電流可被實 現。另外，在該及閘陣列組態中，可施加比該2丁組態的程 式化禁止電壓更高的程式化禁止電壓。在該2Τ組態中，一 I5 ‘較高的程式化禁止電壓將引起存取電晶體之穿通，但是明 顯地，在該及閘陣列組態中這不會是—個問題，因為兩個 位元線都被偏壓至禁止電壓。 在基於SONOS的非依電性半導體裝置中，電荷可藉由 一電子（直接)牙隧機制自該電流攜载通道經過該底部二氧 20化石夕層（穿隨氧化層）到達氮化矽層，而被儲存在該ΟΝΟ堆 疊之氮化石夕層内。 該氮化矽層之電荷捕獲特性允許減少穿隧_氧化層之 厚度，這可產生較低的程式化/抹除電壓。 可選擇的方式是，該“SON〇S”材料堆疊可包含除Si〇2 6 200812074
或_4之外的其他材料，例如A
HfSiON、ZrC^。為 了清楚 2 ' HfSl° ' 此文件之餘下部分中被稱為“s〇n〇s ”。m之正體在 不利的是，SONOS記 5 10 15 20 -_響，例如在讀取動到一閑極干擾(_ 間極干擾與一記憶體單元之—臨界電 關，且由於受到該單元之通道區與控制閑之間-相對= 值引起’從_咖堆^產 «，這可藉由軟程式化妹抹除逐缺變氮化物^= 何。因此，定義了印愔舻留_ 臨界電壓，高於或低於在讀取_施加給控制閘的電ί VCG，read)趨向崎著航憶料元之細祕㈣漸變化。 …例如’由於在-讀取操作期間將_電壓施加給記憶體 早凡之控制閘產生關極干擾可㈣起該記憶體單元之慢 程式化’即’在讀取期間發生—些穿隨效應。 而且’相較於基於-浮閘的非依電性職體裝置， SONOSd憶體聚置受到—相對較低的資料保持能力。另一 方面，類似S〇N〇S的記憶體之一優點是強外質行為之存 在即，不同單元之行為在报大程度上是相同的。 【發明内容】 發明概要 本發明之-目的是減少基於S〇刪的及_列記憶體 之閘極干擾之影響。 7 200812074 1 5 此目的藉由一半導體基材上的一非依電性記憶體單元 獲得，該非依電性記憶體單元包含一第一電晶體及一第二 電晶體’每個電晶體被配置一包含能夠作為源極或ί及極的 兩個擴散區的記憶體元件、一電荷儲存元件及一控制閘元 件，一通道區設於該兩個擴散區中間；該電荷儲存元件設 w 於該通道區之上，該控制閘元件被配置在該電荷儲存元件 之頂部；該第一電晶體之一擴散區及該第二電晶體之一擴 散區是一共同的擴散區；該第一電晶體之另一擴散區以第 一擴散區連接到一第一位元線，該第二電晶體之另一擴散 10 區以一第二擴散區連接到一第二位元線，且該共同擴散區 連接到一感測線。 有利地，該非依電性記憶體單元之差分組態允許自兩 個記憶體電晶體之臨界電壓VT之相對差值決定一記憶體單 元之位元值，該兩個記憶體單元在該記憶體之使用期限期 15 間經歷相同的干擾。因為該兩個電晶體受到相同的干擾， 所以其等臨界電壓ντ之影響是類似的。藉由測量該兩個電 晶體中的每個之臨界電壓ντ，且計算所量測的臨界之間的 差值，該記憶體單元之位元值可被決定。因此，該差分測 量允許忽略由於干擾產生的臨界電壓之變化。 20 本發明是關於一種非依電性記憶體及閘陣列，其中相 較於沿著第一方向的通道區之一尺寸，第一、第二及共同 擴散區具有沿著該第一方向的一相對較大的尺寸，該第一 方向與第二方向呈一非零角； 該第一及第二擴散區相較於該等通道區之一中心位置 8 200812074 沿著該第一方向突出，且該共同擴散區相較於該等通道區 之該中心位置沿著該第一方向突出，該共同擴散區之該突 出方向與該第一及該第二擴散區之該突出方向相反。 有利地，該配置允許產生一非依電性記憶體單元，其 5 相對地減少佔用面積尺寸大約25%。 本發明進一步是關於包含以上所描述的多數個非依電 性記憶體單元的一非依電性記憶體及閘陣列的布局，該等 非依電性記憶體單元各自具有一對一第一記憶體電晶體及 一第二記憶體電晶體，且該等非依電性記憶體單元以至少 10 一行及至少一列的一組態被配置，在相同的至少一行内的 第一記憶體電晶體之擴散區連接到相同的第一位元線，在 相同的至少一行内的相關第二記憶體電晶體之擴散區連接 到相同的第二位元線，且在相同的至少一行内的第一及第 二記憶體電晶體之共同擴散區連接到相同的感測線； 15 在該至少一列内，該第一控制閘線以一列方向延伸以 連接到在相同的至少一列内的每個第一記憶體電晶體之第 一控制閘元件，且該第二控制閘線以該列方向延伸以連接 到相同的至少一列内的每個第二記憶體電晶體之第二控制 閘元件。 20 此外，本發明是關於一種用於操作以上所描述的此一 非依電性記憶體及閘陣列的方法，該操作方法包含以下步 驟： 在一非依電性記憶體單元之第一電晶體的控制閘與通 道區之間施加一第一電壓，且在該非依電性記憶體單元之 9 200812074 第二電晶體的控制閘與通道區之間施加一第二電壓，該第 二電壓實質上與該第一電壓相同。 有利地，若兩個實質上相同的非依電性記憶體單元經 歷其等各自的控制閘與通道區之間受到一實質上相同形態 5 的電壓，則這兩個電晶體所經歷的閘極干擾實質上是相同 的，且由於閘極干擾所產生的單元之臨界電壓將以一類似 的方式變化。 圖式簡單說明 本發明在以下將參照一些圖示被較詳細地描述，其中 10 本發明之說明性的實施例被顯示。如該項技術領域内具有 通常知識者所暸解的，在不背離本發明之實際精神下，本 發明之其他可選擇的及等效實施例將被設想，且被簡化以 實踐，本發明之範圍只被附加的申請專利範圍限制。 第1圖顯示了先前技術的一非依電性記憶體及閘陣列 15 的示意圖； 第2圖顯示了依據本發明的一非依電性記憶體及閘陣 列的示意圖； 第3a、3b、3c圖顯示了依據一第一實施例的及閘陣列 内的記憶體單元之一配置的頂視圖； 20 第4圖顯示了該第一實施例之及閘陣列内的一記憶體 單元之一第一截面圖； 第5圖顯示了該第一實施例之及閘陣列内的一記憶體 單元之一第二截面圖； 第6圖顯示了該第一實施例之及閘陣列内的一記憶體 10 200812074 單元之一第三截面圖； 第7圖顯示了該第一實施例之及閘陣列内的一記憶體 單元之一第四截面圖； 第8a、8b、8c、8d圖顯示了一第二實施例的及閘陣列 5内的記憶體單元之一配置的頂視圖； 第9圖顯示了在該第二實施例之及閘陣列内的一記憶 體單元之一第一截面圖； 第10圖顯示了在該第二實施例之及閘陣列内的一記憶 體單元之一第二截面圖； ίο 弟η圖顯示了在該第二實施例之及閘陣列内的一記憶 體單元之一第三截面圖； 第12圖顯示了在該第二實施例之及閘陣列内的一記憶 體單元之一第四截面圖； 第13圖顯示了在該第二實施例之及閘陣列内的一記憶 15體單元之一第五截面圖； 第14圖顯示了在該第二實施例之及閘陣列内的一記憶 體單元之一第六截面圖； 第15圖顯示了在沿著直線XV-XV的一第七截面内的該 第二貫施例之及閘陣列内的記憶體單元75。 2〇 【實施方式】 較佳實施例之詳細說明 第1圖顯示了先前技術之一非依電性記憶體及閘陣列 之示意圖。 先前技術之非依電性記憶體及閘陣列1包含多數個非 11 200812074 依私14记憶體單元。每個非依電性記憶體單元包含具有一 孚婣FG及〜控制閘cg的一堆疊閘場效電晶體。該 能夠儲左啦 Γψ1Ρ(3 %荷，且該控制閘CG能夠控制該浮閘fg之操 即讀取、合 7 5 、 窝入及抹除。可選擇的方式是，該FG可由〜中* 5捕獲電介質替換。 兒何 在先兩技術的及閘陣列1中，一個單一的記憶體單元1 〇 由虛線矩形表示。在該及閘陣列組態中，該等記憶體單元 以列及行配置。相同列的記憶體單元共用連接到該列的每 個兄憶體單元之控制閘的一字線WL1、WL2、WL3。相同 10行的記憶體單元共用連接到源極S的一位元線BL-A，以及 連接到該行的每個記憶體單元之汲極D的另一位元線 BL-B 〇 第2圖顯示了依據本發明的一非依電性記憶體及閘陣 列之示意圖。 15 依據本發明的非依電性記憶體及閘陣列5包含也以一 列及行矩陣排列的多數個非依電性記憶體單元。該等列以 一第一方向X延伸，該等行以一第二方向γ延伸。 在本發明之非依電性記憶體及閘陣列5中，一個單一的 δ己憶體半元5 0由虛線矩形才曰出。該及閘陣列中的每個記憶 2〇體单元具有一差分組悲，因為該非依電性記憶體單元包含 一對第一及第二記憶體場效電晶體A、Β。每個記憶體單元 内的弟一及弟一 3己fe體電曰曰體A、B沿著該第二方向Y的虛 線矩形之長軸以一線性的方式彼此相鄰排列。該記憶體電 晶體A、B中的每個包含一電荷儲存元件CEA;CEB及一控制 12 200812074 閘CG。 在本發明中，該非依電性記憶體單元是基於SONOS技 術，且該電荷儲存元件CEA;CEB由包含一ΟΝΟ堆疊的一電 荷捕獲層組成。
5 對於該對記憶體電晶體A、Β，該第一記憶體電晶體A 之控制閘CG連接到一第一控制閘線CG-A，且該第二記憶、體 電晶體B之控制閘CG連接到一第二控制閘線CG-B。 該電晶體A、B中的每個具有一對擴散區，各個電晶體 内的其中一擴散區可作為源極，且另一擴散區可作為一汲 10 極。 該第一記憶體電晶體A之一擴散區A1連接到一第一位 元線BL-1，且該第一記憶體電晶體A之另一擴散區A3連接 到一感測線BL-S。 類似地，該第二記憶體電晶體B之一擴散區A2連接到 15 第二位元線BL-2，且該第二記憶體電晶體B之另一擴散區 A3連接到該感測線BL-S。 該第一記憶體電晶體A之另一擴散區A3與該第二記憶 體電晶體B之另一擴散區A3—起組合為該對記憶體電晶體 A、B之一共同擴散區A3。 20 在下文中，該第一電晶體A之該擴散區A1被表示為第 一擴散區A1，且該第二電晶體B之該擴散區A2被表示為該 記憶體單元50之第二擴散區A2，即一對電晶體。— 在每個記憶體單元50中，該第一及第二控制閘線 CG-A、CG-B —起組成以下較詳細描述的一差分字線 13 200812074 WL-LWLJiWLJ。 在依據本發明的一非依電性記憶體及閘陣列之一實施 例中，該及閘陣列包含多數個第一及第二記憶體電晶體對 A、B，該第一及第二記憶體電晶體對實質上以一行及列組 5 態排列。 行以第二方向γ延伸，列以與該第二方向γ呈非零角的 第一方向X延伸。在一較佳實施例中，X與Y之間的角度是 90°，但是其他角度值也是可能的。 在相同行内的第一記憶體電晶體A之擴散區連接到相 10同的第一位元線BL-1，相同行内的相關第二記憶體電晶體b 之擴散區連接到相同的第二位元線BL-2，且相同行内的該 弟一及弟一 $己憶體電晶體之共同的沒極/源極A3連接到相 同的感測線BL-S。在每一列中，該第一控制閘線CG_A以該 列方向延伸，以連接相同列内的每個第一記憶體電晶體A 15之控制閘。類似地，在每一歹,】中，該第二控制闊線⑽⑽ 該列方向延伸，以連接相同列内的每個第二記憶體電晶體8 之控制閘。因此，-差分字線在每—列内以該列方向延伸。 首先，用於操作本發明之非依電性記憶體單元及及間 陣列的方法被較詳細地描述。接著，依據本發明的非依電 20性記憶體單元之實施例被描述。 本卷明疋基於以下觀念：若兩個實質上相同的非依電 性錢體單兀在其等各自的控制閘與通道區之間經歷一實 質上相同形態的電壓，則該這兩個電晶體所經歷的問極干 擾實質上是相同的，且由於閘極干擾產生的兩個單元之臨 14 200812074 界電壓以一類似的方式變化。 有利地，都受到類似的閘極干擾影響的一被程式化的 。己fe體單元（位元值‘1”)與一未被程式化的記憶體單元（位 元值“0”)之間的臨界電壓之差值的符號因此實質上隨著時 5間保持不變。此概念將在以下被較詳細地描述。 首先，該及閘陣列内的所有記憶體單元處於一被抹除 狀態，即，所有“A”及“B”電晶體處於—低_Vt狀態（但是， 當然對於兩個電晶體，vT>ov以阻止被過度抹除)。 右資料需被儲存在一單元内（即，電荷需被儲存在該電 10荷儲存元件CEA;CEB之電荷捕獲層内)，則該兩個電晶體中 只有一個（例如，記憶體電晶體A)被程式化，另一電晶體(在 此情況下是記憶體電晶體B)不被程式化。這將使一電晶體 具有比另一電晶體更高的臨界電壓Vt。若vta>vtb，則定 義該單元内容或位元值為“〇，，，且若Vta<Vtb，則定義該單 5元内容或位元值為“1”，這允許一強健的讀取方案，儘管有 以下事貫：由於閘極干擾，該記憶體單元A、B之VT的絕對 值疋不穩定的。VT，A與該第一電晶體Α之一第一臨界電壓有 關，VTB與該第二電晶體B之一第二臨界電壓有關。該被程 式化的記憶體電晶體與該未被程式化的記憶體電晶體之間 將存在某一臨界差值AVt = (VT A _ VT，B)，與每個電晶體a、 B之絕對臨界電壓位準無關，因為在該記憶體單元之使用期 限期間電晶體A、B都受到相同的干擾、老化等。該臨界電 壓差值Δντ之符號可被用以指出非依電性記憶體單元之位 元值（若ΔΥΤ〉〇，則位元值=“0，’ ；若ΔΥΤ < 0，則位元值 15 200812074 =‘τ，）。 有利地，非依電性記憶體單元之差分組態允許自兩個 記憶體電晶體A、Β之臨界電壓的相對差值決定一記憶體單 元之位元值，該兩個記憶體電晶體A、B被配置以在該記憶 5 體使用期限期間接收類似的暴露於閘極干擾。因為這兩個 記憶體電晶體A、B受到實質上相同的閘極干擾，所以其等 臨界電壓之影響可能是類似的。藉由測量該兩個記憶體電 晶體中的每個之臨界電壓VT，且計算被量測的臨界電壓之 間的差值，該記憶體單元之位元值可被決定。因此，此差 10 分測量允許忽略由於閘極干擾產生的個別記憶體電晶體之 ㉟界電壓的變化。 取代一VT測量，兩個記憶體電晶體之通道電流也可被 比較，如該項技術領域内具有通常知識者所暸解的。 該差分讀取之強度依賴以下事實··在SONOS記憶體内 15 不會發生外質電晶體，這意味所有外部干擾(例如，已提到 的閘極干擾)對該單元内的兩個電晶體產生相同的影響，因 此相互的差值幾乎不受影響。 藉由分別透過該第一控制閘線CG_A及第二控制閘線 CG-B施加一^抹除電遥Ve( —般是一相對較大的負電壓，大 20約為-12V)給記憶體電晶體A及B之控制閘CG，該非依電性 記憶體單元5〇之抹除可被執行。同時，該第一位元線bl-Ι、 該第二位元線BL-2及該感測線BL-S實質上保持為零電壓 (0V)。 在一第一程式化模式内’該非依電性記憶體單元50之 16 200812074 程式化(例如，該第一電晶體A需被程式化，第二電晶體不 被程式化）可藉由在一第一動作内透過該第一控制閘線 CG-Α施加一正程式化脈衝Vp(_般是一大的正電壓，大約 為12V)給需被程式化的該非依電性記憶體單元之該第一 / 5憶體電晶體A之控制閘CG而被執行，同時藉由將所有其他 非依電性記憶體單元之位元線及感測線、bl_2、Bl $ 偏壓至一正的禁止電壓％(大約為5又至大約7V)，禁止共用 相同控制閘線CG-Α的不應被程式化的所有其他:依 記憶體單元之程式化；接著，在下一動作内，透過該第二 1 〇控制閘線CG-B施加一正的程式化脈衝（大約為丨2v)給該第 二記憶體電晶體B之第二控制閘CG，同時藉由施加—正的 禁止電壓給對應的位元線及感測線BL—丨、，' 次禁止相同控制閘線CG-B上不應受到程式化脈衝影響2 所有單元，包括該第二記憶體電晶體B。 曰 15 以此方式，相同差分字線上的所有記憶體單元經歷一 類似的閘極干擾。 在-第二程式化模式内，可應用一頁面模式寫入，藉 由在CG-Α上的第一程式化脈衝期間，程式化相同差分字 上的所有非依電性記憶體單元之所有相關的記憶體刀^晶 2〇體同日守應用一適合的禁止形態以施加禁止電壓給不鹿 被私式化的相同差分字線上的所有記憶體A電晶體。在將= 止模式反向之後，所有相關的記憶體B電晶體（即，其伴隨 的A電晶體在該第-程式化脈衝期間沒有被程式化的該= B電晶體)在第二程式化脈衝（只被施加給CG七)期間被=式 17 200812074 化0 作為該第一程式化模式之一選擇，正的程式化脈衝只 可被施加給一CG，即需被程式化的CG(在此例中是記憶體 電晶體A) ’這將程式化過程加速一2的因數。然而，在此情 5 況下，在相同差分字線上的未被選擇的單元所“經歷”的干 擾内會產生不平衡（該程式化脈衝只施加一閘極干擾給該 兩個閘極中的一者，在此情況下是電晶體A)。這不利於差 分讀取方案，其依賴配對的兩個電晶體A、B之間的“干擾 對稱性”，即，該第一及第二電晶體A、B經歷實質上相同 10 歷史的閘極干擾。 該非依電性記憶體單元50之讀取可藉由將該中央感測 線BL-S相對於該第一及第二位元線BL-1及BL-2偏壓一大 約+ 1V的感測電壓Vs而被執行。該第一記憶體電晶體A之控 制閘CG及該第二記憶體電晶體B之控制閘CG應被偏壓至 15 讀取電壓VR(例如，2.5V)。 注意到雖然在讀取期間由於記憶體電晶體A及B之臨 界電壓的差分讀取方案可能發生兩個記憶體電晶體A、B之 輕微的程式化，但是仍可能決定該非依電性記憶體單元50 之位元值。 20 連接在需被讀取的該非依電性記憶體單元50之第一與 第二位元線BL-1、BL-2之間的一感測放大器（圖未示）比較 各個位元線上的電流Ibl-i、IBL-2 :若ΙΒΙ^>ΙΒΙ^2，則該記憶體 單元50包含一“1”，且若Ibi^CIbi^，則該記憶體單元50表示 一 “〇，，〇 18 200812074 注意到在程式化之前讀取導致以下一不可預料的結 果：‘τ’及“〇”都可能發生。在應用使用本發明之該非依電 性記憶體單元的記憶體時，一檔案系統(程式化或控制器裝 置)應該能夠處理此情況。 5 第3a、3b、3c圖顯示了依據一第一實施例的該及閘陣 列内的非依電性記憶體單元之一配置的頂視圖。 該非依電性記憶體單元50、50’、50”、50”，排列在一 半導體基材100上。 在第3a圖中，兩個相鄰的非依電性記憶體單元50、50’ 10 之配置被顯示在一零層的層級（即，該半導體基材之表面） 上。該非依電性記憶體單元50、50’由虛線矩形示意性地劃 分。 在該配置中，該第一方向X内相鄰的兩個非依電性記憶 體單元50、50’被顯示，且兩個非依電性記憶體單元50”、 15 50”’在第二方向Y(與該第一方向X呈非零角）内相鄰。 每個非依電性記憶體單元50;50’包含分別連接到第一 位元線BL-1 ;BL-Γ以及第二位元線BL-2;BL-2，的一第一擴 散區Α1;ΑΓ及一第二擴散區A2;A2’。 在該第一擴散區Α1;ΑΓ與該第二擴散區A2 ; A2’之 20 間，配置連接到該感測線BL-S;BL-S’的一共同（第三)擴散區 A3;A3,。 在該半導體基材中，又^一作用區域Si以沿著直線 Ι-Ι;Γ-Γ的一第二方向Y延伸，以提供該第一擴散區Α1;ΑΓ 與該共同擴散區Α3;Α3’之間的通道區R1;R1’以及該第二擴 19 200812074 散區A2; A2’與該共同擴散區A3;A3’之間的通道區R2;R2’。 該第一記憶體電晶體A將在該第一擴散區A1 ; ΑΓ與該 共同擴散區A3 ; A3’之間產生。該第二記憶體電晶體B將在 該第二擴散區A2; A2’與該共同的擴散區A3 ; A3’之間產生。 5 非依電性記憶體單元50之該等通道區Rl、R2及相鄰的 擴散區Al、A2、A3與相鄰的非依電性記憶體單元50’内的 相同區域Rl’、R2’、ΑΓ、A2’、A3’透過一淺溝隔離(shallow trench isolation)STI隔開。 在該非依電性記憶體單元50;50’;50”;50”’内，該第 10 — 、 第二 及共同 擴散區 Α1;Α1，;Α1，，;ΑΓ，，;Α2;Α2，;Α2，，;Α2，，，;Α3;Α3，;Α3，，;Α3，，，以 一“交錯”的方式排列。相較於通道區Rl、R2;Rr、R2’;Rr’、 R2” ; Rl，，，、R2，，，及共同擴散區八3;八3，;八3，，;八3，，，之水平尺 寸（沿著方向X)，該第一及第二擴散區 15 Α1;ΑΓ;ΑΓ’;Α1’”;Α2;Α2’;Α2”;Α2’’’ 具有一相對較大的水 平尺寸（沿著方向X)。 該第一擴散區Α1;ΑΓ;ΑΓ’;Α1”，突出一第一距離（沿著 方向X)，而該第二擴散區八2;八2’;八2”;八2’，’突出一第二距離 (沿著方向X)，具有與該第一距離之方向相反的方向。 20 在第3b圖中，兩個相鄰的非依電性記憶體單元50、50’ 之配置在該等控制閘線(差分字線)之層級上顯示。 非依電性記憶體單元50;50’;50”;50’”之通道區R1、 R2;R1’、R2’ ;R1”、R2” ； Rl”’、R2’”及相鄰的擴散區A1、 A2、A3;A1，、A2,、Α3，;ΑΓ，、A2”、A3，，； ΑΓ”、A2，，，、 20 200812074 A3”，由虛線輪廓表示以指出它們位於字線層下。 該第一控制閘線CG-A;CG-A’設於相鄰的非依電性記 憶體單元50、50’;50’，、50’”之第一通道區Rl、Rr;Rl’，、 R1”’上且沿著該第一方向X延伸。在該第一通道區 5 Rl;Rr;Rl”;Rr”與該第一控制閘線CG-A、CG-A’之間設置 一電荷儲存元件（圖未示）。這將在以下被描述。此電荷儲存 元件可是一浮閘，但是較佳地其由一電荷捕獲電介質組 成，例如氮化石夕。該電荷儲存元件被夾在兩個隔離器之間， 例如氧化石夕。 10 該第二控制閘線CG-B ;CG-B ’設於相鄰的非依電性記 憶體單元50、50’;50”、50”，之第二通道區R2、R2’;R2’’、 R2”’上且沿著第一方向X延伸。類似地，在該第二通道區 112;112’;112”;112’’’與該第二控制閘線00-8;003’之間設置 一電荷儲存元件（圖未示）。 15 注意到，該第一及第二控制閘線不設於矩形區域A1、 A2、Α3;Α1，、A2’、A3，;A1”、A2”、Α3，，;ΑΓ”、A2，，，、 A3”’之上。 在該第一、第二及共同（第三)擴散區A1、Α2、Α3;ΑΓ、 Α2,、Α3’;Α1”、Α2”、Α3，’;ΑΓ”、Α2’’’、A3”，中的每個上， 20 配置一各自的第一、第二及第三接觸(^、02、03;(31’、02’、 C3’;C1”、C2”、C3”;Cr”、C2’’’、C3’”以分別連接到該等 位元線及感測線BL-1、BL-2、BL-S ;BL-1，、BL-2’、BL-S’， 以將在第3C圖中較詳細描述的一較高的層級(在此圖中未 示）。 “ 21 200812074 該第一擴散區Α1;ΑΓ;ΑΓ’;ΑΓ”上的第一接觸 ci;cr;cr’;cr”具有沿著第一方向X的一水平位置 Χ1;ΧΓ，該水平位置Χ1;ΧΓ相較於該共同擴散區 Α3;Α3’;Α3”;Α3，” 上的第三接觸 C3;C3’;C3，，;C3’，，的（及通 5 道區Rl、R2;R1，、R2’;R1”、R2”;Rr”、R2”’的）一水平中 心位置X3;X3’在該一水平方向内被相對地移位。 該第二擴散區A2;A2’;A2”;A2”’上的第二接觸 C2;C2，;C2，，;C2，，，具有沿著第一方向X的一水平位置 X2;X2’，該水平位置X2;X2’相較於該共同擴散區 10 人3;人3’;八3”;八3，，，上的第三接觸€3;€3’;€3”;€3’”的（及通 道區Rl、R2;R1’、R2’;R1”、R2’’;R1’’’、R2’’’的）該水平中 心位置X3;X3’在相反的水平方向内被相對地移位。以此方 式，該等接觸在每個記憶體單元遵循該等擴散區之交錯配 置。 15 該等控制閘線CG-A、CG-B包含侧壁間隔（sidewall space)(圖未不）。在該等控制間線之間’存在一電介質OX(二 氧化矽）以將該等控制閘線及接觸彼此電性隔離。可選擇的 方式是，此電介質可由一具有較低介電常數的材料或者甚 至空氣替換，以減少閘極之間的電容性串音。 20 在第3c圖中，相鄰的非依電性記憶體單元50、50’、 50”、50”’之配置被顯示在該等位元線及感测線之一層級 為了闡述清楚之原因，該等控制閘線沒有在此圖中被 顯示。需注意到的是，在該第一實施例中，該等位元線 22 200812074 BL-l、BL-2;BL-1’、BL-2’及該等感測線BL-S;BL-S’設於相 同層上，例如該層通常被標識為金屬-1(M1)。每個記憶體 單元内的擴散區之交錯配置排列及擴散區上的接觸之對應 的交錯位置允許每一行的第一及第二位元線及感測線可以 5 第二（垂直）方向Y内的實質上的直線延伸。 該等位元線及感測線沿著該第二方向Y延伸，且彼此隔 著一中間電介質οχ(例如，二氧化矽）。 注意到在該方向Y内的彼此相鄰的兩個非依電性記憶 體單元中，該等記憶體單元中的一者内的記憶體電晶體A 10 及B之順序與另一相鄰的記憶體單元内的記憶體電晶體A 及B之順序相反。因此，在方向Y内，一連_記憶體單元可 由以該方向的A及B記憶體電晶體之順序描述：AB(—第一 單元）、BA(第二單元)、AB、BA、AB、BA、AB、BA等。 因此，相鄰的A電晶體之擴散區A1可被合併到該等A 15 電晶體之'一共同的擴散區A1，且相鄰的B電晶體之擴散區 A 2可被合併到該等B電晶體之一共同的擴散區A 2。 第4圖顯示了在沿著直線IV-1V的第一截面的該第一實 施例之及閘陣列内的一記憶體單元。 該第一、第二及共同擴散區A卜A2、A3設於該半導體 20 基材100之表面Z内。 該第一通道區R1設於該第一擴散區與共同擴散區 Al、A3之間，該第二通道區R2設於該第二擴散區與共同擴 散區A2、A3之間。 在該第一及第二通道區Rl、R2之上，一記憶體電晶體 23 200812074 A、B被配置。每個圮憶體電晶體A、B包含一電荷捕獲元件 或層ΟΝΟ及一控制閘CG_A、CG-B。 需注意到的是，在淺溝隔離區STI之間的第一、第二及 共同擴散區A卜A2、A3定義之後，以及該等控制閘線產生 5之後，該等擴散區由一自我對準摻雜過程產生，摻雜劑種 類被提供給該第一、第二及共同擴散區A2、A3，而該 通道區R1、R2被該等控制閘線遮罩。該等摻雜劑種類之激 活由該項技術領域所知的一熱處理獲得。 該電荷捕獲層ΟΝΟ與各個通道區ri、R2相鄰。在該電 10荷捕獲層ΟΝΟ之頂部，一控制閘CG-A、CG-B被配置。每 個記憶體電晶體A、Β之侧壁由一介電間隔SP覆蓋。 母個§己憶體電晶體A、B由^一較佳為平面的介電層OX 覆蓋。在介電層OX之頂部，作為感測線BL-S的一導體線被 配置。 該接觸C3將共同擴散區A3連接到該感測線BL-S。 又一絕緣層（圖未示）可設置在該感測線BL-S之頂部。 第5圖顯示了在沿著直線V-V的第二截面内的該第一實 施例之及閘陣列内的記憶體單元。 該記憶體單元50之第一擴散區A1及該相鄰的記憶體單 2〇 元50,之第一擴散區ΑΓ被配置在該半導體基材1〇〇之表面Z 内。該擴散區Al、A1，由一淺溝隔離區SIl隔開。該擴散區 A1、ΑΓ及該等STI區域由介電層OX覆蓋。在該介電層ox 之頂部設置該等位元線BLd、BL-2;BL-1，、BL-2’及感測線 BL-S;BL-S，。 24 200812074 在該第一方向X内，該感測線BL-S;BL_S，排列在該第一 位元線與第二位元線BL-1、BL-2;BL-1，、BL-2,之間。 該等位元線及感測線可具有一類似的寬度wb且可在它 們之間均勻地分配一類似的間隔。該第一位元線 5 BL-1;BL-1’被配置以透過接觸C1;C1，連接到該第一擴散區 Α1;ΑΓ 〇 以一類似的方式(圖未示），該第二位元線BL-2;BL-2, 被配置以由一第二接觸C2;C2,連接到該第二擴散區 A2;A2,。 10 又一絕緣層（圖未示）可設於該等位元線及感測線 BL-1、BL_2、BL-S;BL-r、BL-2’、BL-S，之間及頂部。 第6圖顯示了在沿著直線vi-vi的第三截面内的該第一 貫施例之及閘陣列内的記憶體單元。該第三截面VI_VI與該 弟-一截面V-V平行。 15 在該半導體基材loo之表面z内，該第一通道區ri設置 在淺溝隔離區STI之間（沿著第一方向X)。該電荷捕獲層 ONO及該控制閘CG-A之堆疊設置在該通道區ri之上。 該ΟΝΟ電荷捕獲層包含生長在該半導體基材1〇〇之表 面Ζ上的一底部二氧化矽層〇1。氮化矽層ν設於該底部二氧 20化砍層01之上。由於該氮化矽層Ν之空白模式沉積過程， 名氮化矽層Ν沿著直線VI_VI延伸。在該氮化矽層Ν之頂部 汉置頂部二氧化矽層〇2，其也沿著直線¥1_¥1延伸。注意到 由於氮化秒層之電子性質以及裝置的幾何形狀，在氮化石夕 層Ν内捕獲的電荷將局限在該通道區幻上。 25 200812074 般而言，該底部二氧化矽層01之厚度大約為2nm。 該氮化矽層N之厚度大約為6nm，且該頂部二氧化矽層〇2 之厚度大約為8nm。 需注意到的是，該頂部及底部二氧化矽層〇2、〇1中的 5 一者或每個可由如二氧化铪Hf02、矽酸铪HfxSi^C^ (0〇x 口1)、氮化石夕給HfSiON、氧化铭a1203或二氧化锆21〇2此類 的高-K材料替換。而且，該氮化矽層N可由另一捕獲材料替 # 換，例如，嵌在一絕緣器或一適合的高-K材料廣内的一矽 奈未晶體層。 10 介電層0X設於該控制閘CG-A之上。在該介電層οχ之 頂部設置該等位元線BL-1、BL-2及該感測線BL-S。該感測 線BL-S貫質上設置在該通道區ri之上，同時在此截面νι_γι 内’該第一及第二位元線BL-1、BL-2設於該STI區域之上。 又一絕緣層（圖未示）可設於該等位元線及感測線 15 BL-1、BL-2、BL_S之間及頂部。 H 第7圖顯示了在沿著直線VII-VII的一第四截面内的該 第一實施例之及閘陣列内的記憶體單元。 該記憶體單元50之共同擴散區A3被配置在該半導體基 材100之表面Z内。該共同擴散區A3在該X方向内由淺溝隔 20 離區STI隔開。該共同擴散區A3及該等STI區被該介電層〇χ 覆蓋。該等位元線BL-1、BL-2及感測線BL-S設於該介電居 〇X之頂部，其中該感測線BL-S在該第一位元線與第二仇元 線BL-l、BL-2之間。 該感測線BL-S被配置以透過接觸C3連接到該共同擴 26 200812074 散區A3 〇 在此截面VII-VII内，該感測線bl-S實質上設於爷乓门 擴散區A3之上，該第一及第二位元線8乙_1、BL_2實質上: 於該STI區域之上。 、、〇又 5 紐記顏單元及閘_具有比切技術的及 閘陣列更大的佔用空間，因為行間距(3個金屬間距取代了 2 個金屬間距)及字線間距(兩個控制閘線·，料了—個控制閑 線)都較大。利用共同的設計準則，差值大於_2的因數: 很清楚地，這是-取捨，儘管有差分記憶體方案之優點。。 1〇 纟下文中，提供-較好的面積效率的-第二實施例將 被描述。如以下所描述，依據該第二實施例的—非依電性 記憶體單元之面積等於—非差分記憶體單元之面積的兩 倍。 第 扑8C ^圖顯示了在生產過程之不同階段的 15依據-第二實施例的及閘陣列内的記憶體單元之配置的一 頂視圖。 在第8a圖中，非依電性記憶體單元之配置被顯示在零 層之層級(即，半導體基材之表面)上。舉例而言，各自包含 •非依包性圮憶體單元的三個區域乃、乃，、乃，，被顯示。 該區域75、75,、75”在X方向内彼此相鄰。每個非依電性記 憶料元75;75，;75”由一虛線矩形劃分。 *每個非依電性記憶體單元75;75，;乃，，包含分別連接到 第 位元線以及第二位元線 Βΐ^2;Βί·2，;Βΐ·2，，的-第 _擴散區 A1;A1，;A1，，及〆第二擴 27 200812074 散區A2;A2’;A2’’。 在該第一擴散區Α1;ΑΓ;Α1”與該第二擴散區 Α2;Α2，;Α2”之間配置連接到感測線BL-SiBL-S’^L-S”的一 共同擴散區A3;A3’;A3”。 5 在該半導體基材中，又一作用區域Si沿著第二方向Y延 伸，以提供該第一擴散區Α1;ΑΓ;ΑΓ’與該共同擴散區 Α3;Α3’;Α3”之間的通道區R1;R1’;R1’’以及該第二擴散區 A2;A2’;A2”與該共同擴散區A3;A3’;A3”之間的通道區 R2;R2，;R2，，、 10 第一、第二及共同擴散區Α1;ΑΓ;ΑΓ’;Α2;Α2’; Α2”;Α3;Α3’;Α3’’之寬度ws(在方向X内）稍微大於第一及第 二通道區尺1;111’;111”;112;112’;112”之寬度〜1*。 在該非依電性記憶體單元75;75’;75’’中，該、第一、第二 及共同擴散區 Α1;ΑΓ;Α1”;Α2;Α2’;Α2”;Α3;Α3’;Α3” 以一 15 “交錯”的方式排列。與該等通道區Rl、R2、R3;R1’、R2’、 R3’;R1’’、R2”、R3”（的垂直邊界)相比，該第一及第二擴 散區Α1;ΑΓ;Α1”;Α2;Α2’;Α2”相較於該等通道區之一中心 位置Χ0;Χ0’;Χ0”突出一第四水平距離Χ4;Χ4’;Χ4”，同時中 .間的共同擴散區Α3;Α3’;Α3”相較於該等通道區之一中心位 20 置Χ0;Χ0’;Χ0”突出一第五水平距離Χ5;Χ5’;Χ5’’，該第五距 離Χ5;Χ5’;Χ5’’具有與該第四位移Χ4;Χ4’;Χ4’’之一相反的 方向。注意到Χ5實質上與Χ4’重疊，且Χ5’與Χ4”重疊。 在每個記憶體單元内，第一記憶體電晶體Α將在第一擴 散區Α1;ΑΓ;Α1”與共同擴散區A3;A3’;A3”之間產生。第二 28 200812074 記憶體電晶體B將在第二擴散區A2;A2’;A2”與共同擴散區 A3;A3’;A3”之間產生。
注意到在該方向Y内彼此相鄰的兩個非依電性記憶體 單元中，在該等記憶體單元中的一者内的記憶體電晶體A 5 及B之順序與另一相鄰的記憶體單元内的記憶體電晶體A 及B之順序相反。因此，在Y方向内，一序列記憶體單元可 由以該方向的A及B記憶體電晶體之順序描述’如下：AB ( — 第一單元）、BA(第二單元）、AB、BA、AB、BA、AB、BA 等。 10 在一垂直行X0; X0 ’;X0 ’ ’内的一非依電性記憶體單元之 通道區及擴散區透過一淺溝隔離STI與一相鄰行内的一非 依電性記憶體單元50’之相同區域及擴散區隔開。 在第8b圖中，非依電性記憶體單元之配置被顯示在該 等字線(控制閘線)之一層級上。 15 該第一控制閘線C G - A設置在該非依電性記憶體單元 75;75’;75”之第一通道區Rl;Rr;Rl”之上，且沿著第一方向 X延伸。一電荷儲存元件（圖未示）設於該第一通道區 Rl;Rl’;Rr’與該第一控制閘線CG-A之間。這將在以下被描 述。該電荷儲存元件由一ΟΝΟ堆疊組成。 20 該第二控制閘線CG-B設置在該非依電性記憶體單元 75;75’;75”之第二通道區R2;R2，;R2”之上，且沿著第一方向 X延伸。類似地，——電荷儲存元件（圖未示）設於該第二通道 區R2;R2’;R2”與該第二控制閘線CG-B之間。 該等控制閘線CG-A、CG-B包含侧壁間隔（圖未示）。 29 200812074 在Y方向與記憶體單元7 5相鄰的非依電性記憶體單元 76也包含一第一及第二控制閘線，在此被表示為CG-A’及 CG-B，〇注意到由於沿著方向Υ内的Α及Β電晶體之交替順 序，也具有與A電晶體相關的控制閘線CG-A、CG-A’、CG-A” 5 及與B電晶體相關的控制閘線CG-B、CG-B’、CG-B’’的一交 替順序。非依電性記憶體單元76之控制閘線CG-B’與該非依 電性記憶體單元75之控制閘線CG-B相鄰。在沿著方向Y的 該記憶體單元75之另一相鄰的記憶體單元74内，——控制閘 線CG-A”與該非依電性記憶體單元75之該控制閘線CG-A 10 相鄰。 在第8c圖中，非依電性記憶體單元之配置被顯示在一 第一金屬層ML1上。 在該第一、第二及共同擴散區Al、A2、Α3;ΑΓ、A2’、 Α3’;ΑΓ，、Α2”、A3”中的每個上，一各自的接觸Cl、C2、 15 C3;C1’、C2’、C3’、Cl”、C2”、C3”被配置以分別連接到 位元線及感測線BL-：l、BL-2、BL-S;BL-1’、BL-2’、BL-S’、 BL-Γ，、BL-2，，、BL-S，，。 該第一擴散區Α1;ΑΓ;ΑΓ’;ΑΓ”及第二擴散區 Α2;Α2’;Α2’’;Α2’’’上的該第一及第二接觸 Cl ' C2;C1’、 20 C2，;C1”、C2，，; Cl，，，、C2，，，分別具有沿著第一方向X的一 水平位置X4;X4’;X4”，該水平位置X4;X4’;X4”相較於該等 通道區IU、R2;R1，、R2’； Rl”、R2”； R1”’、R2”，之一水平 中心位置xo;xo’;xo”被相對地移位一第四距離。 該共同擴散區A3;A3’;A3’’;A3”’上的第三接觸 30 200812074 €3;€3，;€3”;03，”具有沿著第一方向又的一水平位置 X5;X5’;X5”，該水平位置X5;X5’;X5”相較於該等通道區 Rl、R2;R1’、R2’； Rl”、R2”； R1，，’、R2’’’之一水平中心位 置xo;xo’;xo’’被相對地移位一第五距離。 5 以此方式，該等接觸在每個非依電性記憶體單元 75;75’;75”内遵循該等擴散區之交錯配置。 注意到該第一及第二擴散區A1、Α2;ΑΓ、A2’； A1”、 Α2”的該等接觸Cl、C2;C1’、C2’ ；C1”、C2”在位置 X4;X4’;X4”上的相同第一垂直線上。該等接觸C3;C3’； C3’’ 10 在位置又5、又5’、又5”上的一相同的第二垂直線上，該第二 垂直線與該第一垂線平行。 為了提供連接至該等第一及第二位元線BL-1、 BL-2;BL-r、BL-2’;BL-1，，、BL-2，，，具有一第一金屬層 ML1 及一第二金屬層ML2的金屬化方案被使用。該第二金屬層 15 ML2被配置在該第一金屬層ML1之上，且與該第一金屬層 ML1電隔離。 藉由將該等位元線及感測線分配在該第一及第二金屬 層上，非依電性記憶體單元及閘陣列之改良的面積效率被 提供。 20 依據此處所顯示的實施例，B電晶體之接觸C2的第二 位元線BL-2;BL-2’;BL-2”被配置在一第一金屬層ML1内， 第一位元線 BL-l;BL-r;BL-l’’及感測線 BL-S;BL-S’;BL-S’’ 被配置在設於該第一金屬層ML1上的第二金屬層ML2内。 在第一金屬層ML1内，第二擴散區之A2;A2’;A2”之接 31 200812074 觸C2;C2’;C2”連接到第二位元線BL-2;BL-2’;BL_2’’。該第 二位元線BL-2;BL-2’;BL-2”以沿著方向Y的一行延伸，且接 觸該行内的每個B電晶體A2;A2’;A2”之該第二接觸 C2;C2，;C2，，。 5 該第二位元線BL-2;BL-2’;BL-2”沿著一第一行線 Τ1;ΤΓ;Τ1”以方向Y延伸，第一及第二接觸C1、C2;C1，、 C2’ ； Cl”、C2”都設置在該第二位元線BL-2;BL-2’ ；BL-2” 上。為了避免該第二位元線ΒΙ^2;ΒΕ-2’;ΒΕ-2”連接到每個A 電晶體Α1;ΑΓ;Α1”之第一接觸C1;C1’;C1’’，該第二位元線 10 沿著該第一金屬層ML1内的一U形路徑設於每個A電晶體 之每個第一接觸ci;cr;ci”周圍，接著繼續沿著方向Y内的 該第一行線。為了清楚闡述之目的，該U型路徑L1-L2-L3-L4 只被指出在C1周圍。 實質上，在一控制閘線CG_A;CG-A’;CG-A’’上（位置L1 15 接近接觸C1)，該第二位元線指向方向X，直到該第二位元 線到達沿著Y方向的一第二垂直線T2;T2’;T2”，接觸C3、 C5、C6;C3’、C5’、C6’ ；C3”、C5”、C6”設置在該第二垂 直線T2;T2’;T2”上(位置L2接近接觸C2)。接著，該第二位 元線再次以原始方向Υ沿著該第二垂直線Τ2;Τ2’;Τ2”延 20 伸，直到其到達一第一記憶體Α電晶體之下一控制閘線(位 置L3接近接觸C1)。在此位置L3上，該第二位元線 BL-2;BL-2’;BL-2’’以該第一垂直共同線之方向沿著該下一 控制閘線延伸。在到達原始的第一共同垂直線ΤΊ;ΤΓ;ΤΊ” 之後(位置L4上接近接觸Cl)，該第二位元線再次以原始方 32 200812074 向γ沿著該第一共同垂直線延伸。 嚴格而言，第一擴散區及共同擴散區與第一位元線及 感測線之間的連接分別包含一接觸及一通道。這將參照第 9-15圖被較詳細描述。如該項技術領域内具有通常知識者 5 所瞭解的，——接觸自一擴散區延伸到第一金屬層。在該第 一金屬層内，一著落墊(landing pad)被提供在該接觸上。接 著，一通道連接到該著落墊，且延伸到第二金屬層。 在第 8c圖中，著落墊 PI、P3、P4、P5、Ρ6;ΡΓ、P3’、 Ρ4’、Ρ5’、Ρ6, ；Ρ1，，、Ρ3，，、Ρ4，，、Ρ5，，、Ρ6，，被示意性地在 10 接觸Cl、C3、C4、C5、C6;C1，、C3,、C4,、C5,、C6, ;C1，，、 C3，，、C4，，、C5”、C6，，上指出。 第8d圖顯示了在第二金屬層ML2内的非依電性記憶體 單元之配置。 在該第一金屬層ML1之上的第二金屬層ML2内，每個 15 記憶體單元之第一擴散區Α1;ΑΓ;Α1”及共同擴散區 Α3;Α3’;Α3”之連接被分別提供給該第一位元線 BL-l;BL-r;BL-r’及該感測線BL-S;BL-S’;BL-S”。以假想 顯示的該第二擴散區A2;A2’;A2”與該第二位元線 BI>2;BL-2’;BL-2”之間的接觸C2;C2’;C2”在該第一位元線 20 BL-l;BL-r;BL-r’之下，但是電性獨立於該第一位元線。 該第一位元線BL-l;BL-l’;BL-r’及該感測線 BL-S;BL-S’;BL-S”實質上是沿著方向Y平行的直線。 第一金屬層ML1與第二金屬層ML2相隔一中間介電 層。該第二金屬層ML2内的第一位元線與感測線也隔著一 33 200812074 電介質。 沿著直線ΙΧ-ΙΧ、χ-χ、ΧΙ-ΧΙ、ΧΠ-ΧΙΙ、ΧΙΙΙ-ΧΠΙ、 XIV-XIV、XV-XV的截面在以下的圖式9-15中被顯示。 第9圖顯示了沿著直線IX_IX的第一截面内的該第二實 5施例之及閘陣列内的兩個相鄰的非依電性記憶體單元75、 76 ° 直線IX-IX沿著方向γ延伸，且穿過擴散區Al、A3、 A2、A5、A4及通道區iu、R2、R3及R4，以及接觸Cl、C2、 C4。該第一非依電性記憶體單元75包含一記憶體電晶體a 10及一記憶體電晶體B。該記憶體電晶體A包含擴散區A1& A3、通道區R1、電荷儲存元件〇N〇及控制閘線CG_A。該 記憶體電晶體B包含擴散區人2及人3、通道區R2、電荷儲存 元件ΟΝΟ及控制閘線CG-Β。該電晶體a、B之配置在以上 已被描述且在此省略。 15 該第二非依電性記憶體單元76包含-記憶體電晶體A， 及-記憶體電晶體B，。該記憶體電晶體a，包含擴散區八級 A5、通迢區R4、電荷儲存元件〇N〇及控制閘線cg_a，。該 記憶體電晶體B’包含擴散區八2及八5、通道區R3、電荷储存 兀件ΟΝΟ及控制閘線CG_B，。除了該記憶體八，及3，電晶體之 20位置相對於該第-非依電性記憶體單心内的a、B位置鏡 像之外，該第二非依電性記憶體單元％具有與該第一非依 電性^己fe體單元75之一相同的結構。 該差分非依電性記憶體單元75、76具有共同的擴散區 A2。擴《Α2連制_C2，該接⑽提供—連接至該第 34 200812074 至屬層ML1内的第二位元線bl_2。在此截面内，該第二 位元線BL-2自$ 一非依電性記憶體單元75之控制閘線 上的位£U延伸到該第二非依電性記憶體單元獻 控制閘線CG-A’上的位置L1，。 5 $第―非依電性記憶體單元75之記憶體電晶體A之擴 政區A1透過接觸ci、著落墊ρι及通道V1之一堆疊連接到第 二金屬層ML2内的第_位元線ΒΙ^。 類似地’該第二非依電性記憶體單元76之記憶體電晶 體Α’之擴散區Α4透過接觸(：4、著落墊料及通道¥4之一堆疊 10連接到第二金屬層ML2内的第一位元線BLj。 第10圖顯示了沿著直線Χ-Χ的第二截面内的該第二實 施例之及閘陣列内的記憶體單元75。 在该半導體基材之表面内，該第一非依電性記憶體單 元75之該記憶體電晶體a之擴散區Α1連接到接觸C1。通道-15金屬-接觸堆疊C1、P1、VI連接到該第二金屬層ML2内的第 一位元線BL-1。該感測線BL-S與該第一位元線BL4相鄰設 置。在該感測線BL-S之下，該第二位元線bl-2設於該第一 金屬層ML1内。 第11圖顯示了在沿著直線χΐ-χΐ的第三截面内的該第 20 二實施例之及閘陣列内的記憶體單元75。 在該半導體基材之表面内，該記憶體電晶體A之通道區 R1被配置在淺溝隔離STI之間。 如之ϋ所解釋的’該電荷捕獲層ΟΝΟ之堆疊及該控制 閘CG-A設置在該通道區R1之上。該電荷捕獲層ΟΝΟ之堆疊 35 200812074 及該控制閘CG-A之描述參照第6圖被給出且在此被省略。 實質上，在通道區R1與淺溝隔離STI之間的一介面F1 之上’該第二位元線BL-2設於該第一金屬層ML1内。在該 第二位元線BL-2之上，該第一位元線BL-1設於該第二金屬 5 層ML2内。 實質上在通道區R1與淺溝隔離STI之間的另一介面F2 上，該感測線BL-S設於該第二金屬層ML2内，與該第一位 元線BL-1相鄰。 第12圖顯示了在沿著直線χπ-ΧΗ的第四截面内的該第 10 二實施例之及閘陣列内的記憶體單元75。 在該半導體基材之表面内，該第一非依電性記憶體單 元75之記憶體電晶體A、B之共同的擴散區A3透過接觸C3、 著落墊P3及通道V3之一堆疊連接到該第二金屬層ML2内的 感測線BL-S。該第一位元線BL-1與該感測線BL-S相鄰設 15置。在該第一位元線BL-1之下，該第二位元線BL-2設於該 第一金屬層ML1内。 第13圖顯示了在沿著直線xm_xin的第五截面内的該 第二實施例之及閘陣列内的記憶體單元。 在該半導體基材之表面内，該記憶體電晶體B之通道區 20 R2設置在淺溝隔離STI之間。 如之前所解釋的，電荷捕獲層ΟΝΟ及控制閘CG-B之堆 疊設置在該通道區R1之上。該電荷捕獲層ΟΝΟ及該控制閘 CG-B之堆疊的描述參照第6圖被給出且在此被省略。 實質上在逋道區R2與淺溝隔離STI之間的一介面F3 36 200812074 上，該弟一位元線BL-2設於該第一金屬層ML1。在該第二 位元線BL-2之上，該第一位元線bl-1設於該第二金屬層 ML2 内。 實質上在通道區R2與淺溝隔離STI之間的另一介面P4 5上，該感測線BL-S設於該第二金屬層ML2内，與該第一值 元線BL-1相鄰。 第14圖顯示了在沿著直線XIV-XI v的第六截面内的該 第二實施例之及閘陣列内的記憶體單元75。 在該半導體基材之表面内，該第一非依電性記憶體單 1〇元75之該記憶體電晶體Β之擴散區Α2連接到接觸C2。該接 觸C2連接到该第一金屬層ML1内的第二位元線bl-2。在該 第二位元線BL-2上，被一電介質〇χ隔開的第一位元線 設於該第二金屬層ML2内。在該第二金屬層ML2内，該感 測線BL-S與該第一位元線BL-1相鄰。 15 $ 15圖顯示了在沿著直線XV- XV的第七截面内的該第 二實施例之及閘陣列内的記憶體單元75。 直線XV-XV沿著方向Y延伸，且穿過擴散區A6、A3、 A5及接觸C6、C3、C5及淺溝隔離區STI，但是沒有穿過任 何通運區°該截面χν·χν顯示了該非依電性記憶體單元75 2〇及沿著該感測線BL-S相鄰的非依電性記憶體單元74、冗之 部分。 該記憶體單元75、74、76之結構在以上已被較詳細地 描述且在此被省略。 孩擴散區A3透過接觸C3、著落墊p3及通道V3之一堆疊 37 200812074 連接到該感測線BL_S。 以一類似的方式，擴散區A5透過接觸C5、著落墊!>5及 、（V5之堆$連接到忒感測線BL-S，且擴散區A6透過接 6著洛墊p6及通這¥6之一堆疊連接到該感測線別^^。 ^在邊感測線BL_S之下，該第二位元線BL-2以與該感測 、、泉之相同的方向沿著U形路徑L1-L2-L3-L4自位置L2延伸到 仅置L3。
需注意到的是，兩金屬層内的第一及第二位元線及感 列線之其他配置可被設想以提供一配線方案給第8a及8b圖 中所示的記憶體電晶體A、B之排列，但是邏輯上這不會減 少讀非依電性記憶體單元75之單元尺寸。而且，雖然多於 兩個金屬層内的其他配置可被使用，但是此等其他配置不 會滅少該非依電性記憶體單元75之單元尺寸。 t陶式簡單說明】 第1圖顯系了先前技術的一非依電性記憶體及閘陣列 的示意圖； 第2圖顯系了依據本發明的一非依電性記憶體及閘陣 列的示意圖·， 第3a、3b、3c圖顯示了依據一第一實施例的及閘陣列 2〇 ^ 5的記憶體單元之一配置的頂視圖； 第4圖顯系了該第一實施例之及閘陣列内的一記憶體 單元之一第，截面圖； 第5圖顯系了該第一實施例之及閘陣列内的一記憶體 單元之一第二截面圖； 38 200812074 第6圖顯示了該第一實施例之及閘陣列内的一記憶體 單元之一第三截面圖； 第7圖顯示了該第一實施例之及閘陣列内的一記憶體 單元之一第四截面圖； 5 第8a、8b、8c、8d圖顯示了一第二實施例的及閘陣列 内的記憶體單元之一配置的頂視圖； 弟9圖顯示了在該第二實施例之及閘陣列内的一記憶 體單元之一第一截面圖； 第10圖顯示了在該第二實施例之及閘陣列内的一記憶 10體單元之一第二截面圖； 第11圖顯示了在該第二實施例之及閘陣列内的一記憶 體單元之一第三截面圖； 第12圖顯示了在該第二實施例之及閘陣列内的一記憶 體單元之一第四截面圖； 15 第13圖顯示了在該第二實施例之及閘陣列内的一記憶 體單元之一第五截面圖； 第14圖顯示了在該第二實施例之及閘陣列内的一記憶 體單元之一第六截面圖； 第15圖顯示了在沿著直線X v- X V的一第七截面内的該 2〇第一貫施例之及閘陣列内的記憶體單元75。 【主要元件符號說明】 A· · · C憶體場效電晶體 Α Γ，…第一擴散區
Al···第一擴散區 ΑΓ，，···第一擴散區 A1 ···第一擴散區 A2···第二擴散區 39 200812074
A2’···第二擴散區 A2”···第二擴散區 •A2”’…第二擴散區 A3…共同擴散區 A3’…共同擴散區 A3”…共同擴散區 A3”’…共同擴散區 A4…擴散區 A5…擴散區 A6···擴散區 B…記憶體場效電晶體 B’…記憶體場效電晶體 BL-A…位元線 BL-B···位元線 BL-1···第一位元線 BL-Γ…第一位元線 BL-1”…第一位元線 BL-2···第二位元線 BL-2’…第二位元線 BL-2”…第二位元線 BL-S···感測線 BL-S’…感測線 BL-S’’…感測線 C1···第一接觸 cr…第一接觸 C1”…第一接觸 cr”…第一接觸 C2…第二接觸 C2’…第二接觸 C2”…第二接觸 C2”’…第二接觸 C3…第三接觸 C3’…第三接觸 C3”…第三接觸 C3’’’…第三接觸 C4…接觸 C4’…接觸 C4”…接觸 C5…接觸 C5’…接觸 C5”…接觸 C6…接觸 C6’…接觸 C6”…接觸 CEA…電荷儲存元件 CEB…電荷儲存元件 CG···控制閘 CG-A···第一控制閘線 40 200812074 CG-A’…第一控制閘線 Ρ4···著落墊 CG-A”···第一控制閘線 Ρ4’…著落墊 CG-B…第二控制閘線 Ρ4”···著落墊 CG-B’···第二控制閘線 Ρ5…著落墊 - CG-B”···第二控制閘線 Ρ5’…著落墊 ^ D · · · >及極 Ρ5”…著落墊 F1…介面 Ρ6···著落墊 F2…介面 F3…介面 Ρ6’…著落塾 Ρ6”…著落墊 F4…介面 R1…通道區 FG…浮閘 R1’…通道區 N…氮化碎層 R1”…通道區 ML1···第一金屬層 R1’”···通道區 ML2…第二金屬層 R2…通道區 OX…介電層 R2’…通道區 0 ΟΝΟ…電荷捕獲層 R2”…通道區 - 01···底部二氧化石夕層 R2”’…通道區 02···頂部二氧化碎層 R3…通道區 Ρ1…著落墊 R3’···通道區 ΡΓ…著落墊 R3”…通道區 Ρ1”…著落墊 R4…通道區 Ρ3…著落墊 S…源極 Ρ3’…著落墊 Sl···作用區域 Ρ3”…著落墊 SP···介電間隔 41 200812074
STl···淺溝隔離 X4…水平距離 Ή…第一行線 X4’…水平距離 ΤΓ…第一行線 X4”…水平距離 Τ1”···第一行線 X5···水平距離 Τ2…第二垂直線 X5’…水平距離 Τ2’…第二垂直線 X5”…水平距離 Τ2”…第二垂直線 Xo…中心位置 Vl···通道 Xo’…中心位置 V3…通道 Xo”···中心位置 V4…通道 1…非依電性記憶體及閘陣列 V5…通道 5…非依電性記憶體及閘陣列 V6…通道 10…記憶體單元 WL-l···字線 50···非依電性記憶體單元 WL-2···字線 50’…非依電性記憶體單元 WL-3…字線 50”…非依電性記憶體單元 WR…寬度 50”’···非依電性記憶體單元 WS…寬度 74···非依電性記憶體單元 XI···水平位置 75···非依電性記憶體單元 ΧΓ…水平位置 75’…非依電性記憶體單元 X2…水平位置 75”…非依電性記憶體單元 X2’…水平位置 76…非依電性記憶體單元 X3···水平位置 X3’···水平位置 100…半導體基材 42

Claims (1)

  1. 200812074 十、申請專利範圍： 1. 一種一半導體基材上的非依電性記憶體單元，包含一第 一電晶體及一第二電晶體，每個電晶體被配置一包含能 夠作為源極或汲極的兩個擴散區之記憶體元件、一電荷 儲存元件及一控制閘元件，一通道區設於該兩個擴散區 之間；該電荷儲存元件設於該通道區之上，該控制閘元 件被配置在該電荷儲存元件之頂部； 該第一電晶體之一擴散區及該第二電晶體之一擴 散區形成一共同擴散區； 該第一電晶體之另一擴散區以第一擴散區連接到 一第一位元線，該第二電晶體之另一擴散區以一第二擴 散區連接到一第二位元線，且該共同擴散區連接到一感 測線。 2. 依據申請專利範圍第1項所述之非依電性記憶體單元， 其中該第一控制閘元件連接到一第一控制閘線，且該第 二控制閘元件連接到一第二控制閘線；該第一及第二控 制閘線形成該非依電性記憶體單元之一差分字線。 3. 依據申請專利範圍第1項所述之非依電性記憶體單元， 其中 相較於沿著通道區及該共同擴散區之一第一方向的 一尺寸，該第一及第二擴散區具有沿著該第一方向的一 相對較大的尺寸，該第一方向與第二方向具有一非零角； 相較於該共同擴散區之一中心位置，該第一擴散區 沿著該第一方向突出；以及 43 200812074 相較於該共同擴散區之該中心位置，該第二擴散區 沿著該第一方向突出，該第二擴散區之該突出方向與該 第一擴散區之該突出方向相反。 4.依據申請專利範圍第3項所述之非依電性記憶體單元， 其中 在該第一、第二及共同擴散區中的每個上，一各自 的第一接觸、第二接觸及第三接觸被配置以分別連接到 該第一位元線、第二位元線及感測線； 該第一擴散區上的該第一接觸具有沿著該第一方 向的一位置，該位置相較於該共同擴散區上的該第三接 觸之該中心位置被相對地移位; 該第二擴散區上的該第二接觸具有沿著該第一方 向的一第二位置，該第二位置相較於該共同擴散區上的 該第三接觸之該中心位置被相對地移位，該第二接觸之 位移以一與該第一接觸之該位移的方向相反的方向。 5·依據申請專利範圍第1項所述之非依電性記憶體單元， 其中該第一位元線、該第二位元線及該感測線被配置在 一第一金屬層内，該第一位元線、該第二位元線及該感 測線實質上以該第二方向延伸。 6.依據申請專利範圍第1項所述之非依電性記憶體單元， 其中 相較於沿著該第一方向的該等通道區之一尺寸，該 第一、第二及共同擴散區具有沿著該第一方向的一相對 較大的尺寸，該第一方向與該第二方向呈一非零角； 44 200812074 該第一及第二擴散區相較於該等通道區之一中心 位置沿著該第一方向突出，且該共同擴散區相較於該等 通道區之該中心位置沿著該第一方向突出，該共同擴散 區之該突出方向與該第一擴散區及第二擴散區之該突 出方向相反。 7·依據申請專利範圍第6項所述之非依電性記憶體單元， 其中該第一擴散區至該第一位元線之連接包含一接 觸、一著落墊及一通道，以及該共同擴散區至該感測線 之連接包含又一接觸、又一著落墊及又一通道。 8·依據申請專利範圍第6項所述之非依電性記憶體單元， 其中 在該第一、第二及共同擴散區中的每個上，一第 一、第二及第三接觸被配置以分別連接到該第一位元 線、第二位元線及感測線； 該第一擴散區及該第二擴散區上的該第一及第二 接觸分別具有沿著該第一方向的一位置，該位置相較於 該等通道區之該中心位置被相對地移位； 該共同擴散區上的該第三接觸具有沿著該第一方 向的一位置，該位置相較於該等通道區之該中心位置被 相對地移位，該第一及第二接觸之位移以一與該第三接 觸之該位移的方向相反的方向。 9·依據申請專利範圍第8項所述之非依電性記憶體單元， 其中該第二位元線被配置在一第一金屬層内，以及 該第一位元線及該感測線被配置在一第二金屬層 45 200812074 内； 該第二金屬層與該第一金屬層被一中間介電層電 性隔開，且該第二金屬層被配置在該第一金屬層之上； 該第一位元線、該第二位元線及該感測線實質上沿 著該第二方向延伸。 10·依據申請專利範圍第9項所述之非依電性記憶體單元， 其中該第二位元線在該第一金屬層内沿著一U形路徑設 於該第一記憶體電晶體之該第一接觸周圍。 11. 依據申請專利範圍第1項所述之非依電性記憶體單元， 其中該電荷儲存元件包含一第一絕緣層、一電荷捕獲層 及一第二絕緣層。 12. 依據申請專利範圍第6項所述之非依電性記憶體單元，其 中該第一擴散區及該共同擴散區至該第一位元線及該感 測線之該連接各自包含一接觸、一著落墊及一通道。 13. —種非依電性記憶體及閘陣列，包含依據申請專利範圍 第1項所述之多數個非依電性記憶體單元，該等非依電 性記憶體單元各自包含一對一第一記憶體電晶體及一 第二記憶體電晶體，且該等非依電性記憶體單元以至少 一行及至少一列的一組態被配置，在相同的至少一行内 的第一記憶體電晶體之擴散區連接到相同的第一位元 線，在該相同的至少一行内的相關第二記憶體電晶體之 擴散區連接到相同的第二位元線，且在該相同的至少一 行内的該第一記憶體電晶體及第二記憶體電晶體之共 同的汲極/源極連接到相同的感測線； 46 200812074 在該至少一列内，第一控制閘線以一列方向延伸以 連接到相同的至少一列内的每個第一記憶體電晶體之 第一控制閘元件，且第二控制閘線以該列方向延伸以連 接到相同的至少一列内的每個第二記憶體電晶體之第 二控制閘元件。 14. 一種方法，用於操作依據申請專利範圍第13項所述的一 記憶體及閘陣列； 該操作方法包含以下步驟： 在一非依電性記憶體單元之第一電晶體的控制閘 與通道區之間施加一第一電壓，且在該非依電性記憶體 單元之第二電晶體的控制閘與通道區之間施加一第二 電壓，該第二電壓實質上與該第一電壓相同。 15. 依據申請專利範圍第14項所述之用於操作一記憶體及 閘陣列的方法，包含一讀取操作，該讀取操作包含以下 步驟： 感測一非依電性記憶體單元之該第一電晶體之一 第一臨界電壓及該非依電性記憶體單元之該第二電晶 體之一第二臨界電壓； 比較該第一臨界電壓與該第二臨界電壓； 自該第一臨界電壓與該第二臨界電壓之比較決定 該非依電性記憶體單元之一位元值。 16. 依據申請專利範圍第15項所述之用於操作一記憶體及 閘陣列的方法，其中感測該等臨界電壓之該動作包含以 下步驟： 47 200812074 利用一感測電壓偏壓感測線，且利用一讀取電壓使 該非依電性記憶體單元之該第一及第二電晶體之該控 制閘偏壓。 17. 依據申請專利範圍第14項所述之用於操作一記憶體及 閘陣列的方法，包含一抹除操作，該抹除操作包含以下 步驟： 施加一抹除電壓給一非依電性記憶體單元之該第 一電晶體及該第二電晶體之控制閘，該抹除電壓具有一 負符號，且實質上同時施加一零電壓給第一位元線、第 二位兀線及感測線。 18. 依據申請專利範圍第14項所述之用於操作一記憶體及 閘陣列的方法，包含一程式化操作，該程式化操作包含 以下步驟： 施加一第一程式化脈衝給需被程式化的一非依電 性記憶體單元之該第一記憶體電晶體之第一控制閘 線，且禁止共用相同控制閘線的不應被程式化的所有其 他非依電性記憶體單元之程式化，藉由以一禁止電壓對 該等其他非依電性記憶體單元之第一位元線及第二位 元線及感測線偏壓； 施加一第二程式化脈衝給需被程式化的該非依電 性記憶體單元之該第二記憶體電晶體之第二控制閘 線，且禁止共同相同的第二控制閘線的所有非依電性記 憶體單元，包括該非依電性記憶體單元之該第二記憶體 電晶體，該等單元不應受到該程式化脈衝的影響，藉由 48 200812074 施加該禁止電壓給沒有受到影響的該等非依電性記憶 體單元之第一位元線、第二位元線及感測線。 19. 依據申請專利範圍第14項所述之用於操作一記憶體及 閘陣列的方法，包含一程式化操作，該程式化操作包含 以下步驟： 施加一第一程式化脈衝給共用相同的控制閘線的 所有非依電性記憶體單元之需被程式化的所有第一電 晶體之第一控制閘極，且同時透過一禁止模式提供一禁 止電壓給共用相同的第二控制閘線的非依電性記憶體 單元之所有第二電晶體，該第二控制閘線與該第一控制 閘線連接； 接著，將該禁止模式反向，以禁止所有第一電晶體 且禁止其伴隨的第一電晶體在該第一程式化脈衝期間 被程式化的非依電性記憶體單元之所有第二電晶體； 透過該被反向的禁止模式，禁止所有第一電晶體及 其伴隨的第一電晶體在該第一程式化脈衝期間被程式 化的非依電性記憶體單元之所有第二電晶體； 施加第二程式化脈衝給其伴隨的第一電晶體在該 第一程式化脈衝期間沒有被程式化的非依電性記憶體 •單元之第二電晶體。 20. —種半導體裝置，包含依據申請專利範圍第1項所述之 至少一非依電性記憶體單元。 21. —種半導體裝置，包含依據申請專利範圍第13項所述之 至少一非依電性記憶體及閘陣列。 49
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