CN101484993A - 非易失性存储器and阵列及其操作方法 - Google Patents

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    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Abstract

一种半导体衬底上的非易失性存储单元(50，75)包括第一晶体管和第二晶体管(A，B)。每个晶体管均被布置为一个存储元件，该存储元件包括两个能够充当源极或漏极的扩散区域(A1，A3；A2，A3)、电荷存储元件(CEA，CEB)和控制栅极元件(CG)。沟道区域位于两个扩散区域之间。电荷存储元件位于沟道区域上方，控制栅极元件被布置在电荷存储元件的上面。第一晶体管(A)的一个扩散区域(A3)和第二晶体管(B)的一个扩散区域(A3)形成了公共扩散区域。第一晶体管(A)的另一扩散区域(A 1)被连接成连接至第一位线的第一扩散区域，第二晶体管(B)的另一扩散区域(A2)被连接成连接至第二位线的第二扩散区域，以及公共扩散区域(A3)连接至感测线。还描述了操作该非易失性AND存储器的方法。

Description

非易失性存储器AND阵列及其操作方法
技术领域
本发明涉及一种非易失性存储单元。本发明还涉及一种非易失性存储器AND阵列。而且，本发明涉及这种非易失性存储器AND阵列的布局。另外，本发明还涉及一种操作这种非易失性存储器AND阵列的方法。
背景技术
从国际申请WO 94/10686中已知一种非易失性存储器AND阵列。
该AND阵列包括多个存储单元，每个存储单元均由叠栅晶体管构成，该叠栅晶体管包括能够存储电荷的悬浮栅极和能够对该悬浮栅极上的操作(即读取、写入和擦除)进行控制的控制栅极。
在AND阵列结构中，存储单元是以行和列的形式布置的。同一行上的存储单元共用一个字线(word line)，该字线连接至这些存储单元的控制栅极中的每个控制栅极。同一列上的存储单元共用一个连接至这些存储单元的源极中的每个源极的位线和另一个连接至这些存储单元的漏极中的每个漏极的位线。
这种AND阵列结构可以作为具有双晶体管(2T)存储单元的存储器阵列的替换方案。例如，这两种阵列结构都允许通过Fowler-Nordheim(FN)隧穿进行编程。在2T存储单元中，叠栅晶体管与另一个存取晶体管组成一对晶体管。
在早期的工艺时代，AND阵列中的存储单元尺寸通常大于2T阵列中的存储单元尺寸，这是因为每个单元需要两条位线使得列间距非常大，但是对于更先进的工艺时代(在大约90nm节点时“打成平手”)，AND阵列结构可提供比2T阵列更小的单元尺寸，这主要是由于以下事实：不能进一步地降低2T存储器中存取晶体管的长度，从而导致2T结构中的行间距较大。
而且，AND阵列结构可以提供的读取电流比2T结构大，这能被有利地运用到基于SONOS(硅-氧化物-氮化物-氧化物-硅)或其他电荷俘获单元的非易失性存储器AND阵列中。由于不存在存取栅极(AG)晶体管(它与控制栅极晶体管串联会限制2T单元中的电流)，这个较高的读取电流才能实现。另外，在AND阵列结构中，能比在2T结构中施加更高的编程禁止电压。在2T结构中，较高的编程禁止电压将造成存取晶体管的击穿，但是很明显地，在AND阵列结构中，这不是一个问题，这是因为能在禁止电压下对两条位线进行偏置。
在基于SONOS的非易失性半导体器件中，通过电子从载流沟道通过底部二氧化硅层(隧道氧化层)到氮化硅层的(直接)隧穿的机制，能在ONO堆叠的氮化硅层中存储电荷。
氮化硅层的电荷俘获特性能降低隧道氧化层的厚度，这可使编程/擦除电压更低。
作为选择，“SONOS”材料堆叠可包括除了SiO2或Si3N4之外的其他材料，诸如Al2O3、HfO2、HfSiO、HfSiON、ZrO2等。为了清楚起见，在本文的其它部分，电荷俘获单元的所有类别均被称为“SONOS”。
不利的是，SONOS存储器件会受到栅极干扰(gate disturb)效应的影响，例如在读取动作期间。
栅极干扰涉及存储单元的阈值电压VT的干扰，栅极干扰是由于向该单元的沟道区域和控制栅极之间施加相对较大的电压差(将导致ONO堆叠中的相对较大的电场)而引起的，该电压差能通过软编程或软擦除逐渐地改变氮化物中的电荷。因此，定义了存储单元的存储器状态或位值的阈值电压VT的电平(是“0”或者“1”，这取决于读取操作期间的存储单元的实际阈值电压是高于还是低于施加到控制栅极上的电压VCG，read)在存储单元的使用期限内具有逐渐变化的趋势。
例如，由于在读取操作期间向存储单元的控制栅极上施加电压而产生的栅极干扰可能会造成存储单元的较慢的编程速度，即在读取期间产生了隧穿。
而且，与基于悬浮栅极的非易失性存储器件相比，SONOS存储器件存在数据保持能力相对较低的问题。另一方面，SONOS类存储器的优点是不存在明显的非本征特性，即不同单元的特性在很大程度上是相同的。
发明内容
本发明的目的是降低基于SONOS的AND阵列存储器中的栅极干扰的影响。
这个目的是由一种半导体衬底上的非易失性存储单元实现的，该非易失性存储单元包括第一晶体管和第二晶体管，每个晶体管被布置为一个存储元件，该存储元件包括两个能够充当源极或漏极的扩散区域、电荷存储元件和控制栅极元件，沟道区域位于两个扩散区域之间；电荷存储元件位于沟道区域上方，控制栅极元件被布置在电荷存储元件的上面；第一晶体管的一个扩散区域和第二晶体管的一个扩散区域是公共扩散区域；第一晶体管的另一个扩散区域被连接成与第一位线连接的第一扩散区域，第二晶体管的另一个扩散区域被连接成与第二位线连接第二扩散区域，公共扩散区域连接至感测(sensing)线。
有利的是，该非易失性存储单元的差分结构允许根据两个存储晶体管的阈值电压VT的相对差值来确定存储单元的位值，在存储器的寿命期间，这两个存储晶体管经历着相同的干扰。由于这两个晶体管受到相同的干扰，所以对它们阈值电压VT的影响将是相似的。通过测量每个晶体管的阈值电压VT，并且取测量出的阈值电压之间的差值，可以确定该存储单元的位值。因此，这种差分测量能够忽略由于干扰而导致的阈值电压的变化。
本发明涉及一种非易失性存储器AND阵列，其中与沿着第一方向的沟道区域的尺寸相比，第一扩散区域、第二扩散区域和公共扩散区域沿着第一方向的尺寸相对较大，第一方向与第二方向之间的夹角不为零；
与沟道区域的中心位置相比，第一扩散区域和第二扩散区域沿第一方向突出，以及与沟道区域的中心位置相比，公共扩散区域沿着第一方向突出，其中公共扩散区域的突出方向与第一扩散区域和第二扩散区域的突出方向相反。
有利的是，这种布置能产生一种非易失性存储单元，该非易失性存储单元能相对地降低大约25％的占有面积。
本发明还涉及一种非易失性存储器AND阵列的布局，该非易失性存储器AND阵列包括多个如上所述的非易失性存储单元，该非易失性存储单元均具有一对第一存储晶体管和第二存储晶体管，以及该非易失性存储单元被布置在具有至少一列和至少一行的结构中，在同一至少一行中的第一存储晶体管的扩散区域连接至同一第一位线，在同一至少一列中的相关的第二存储晶体管的扩散区域连接至同一第二位线，以及在同一至少一列中的第一存储晶体管和第二存储晶体管的公共扩散区域连接至同一感测线；
在所述的至少一行中，在行方向上延伸的第一控制栅极线连接至同一至少一行上的每个第一存储晶体管的第一控制栅极元件，以及在行方向上延伸的第二控制栅极线连接至同一至少一行上的每个第二存储晶体管的第二控制栅极元件。
而且，本发明涉及一种操作如上所述的这种非易失性存储器AND阵列的方法，该操作方法包括：
向非易失性存储单元的第一晶体管的控制栅极和沟道区域之间施加第一电压，向非易失性存储单元的第二晶体管的控制栅极和沟道区域之间施加第二电压，其中第二电压基本上等于第一电压。
有利的是，如果在两个基本上相同的非易失性存储单元在各自的控制栅极和沟道区域之间经受着基本上相同的施加电压模式，则这两个晶体管所经历的栅极干扰基本上相同，并且由于栅极干扰的原因，这两个单元的阈值电压将以相似的方式变化。
附图说明
以下将参照示出了本发明的示范性实施例的几个附图来详细地说明本发明。本领域的技术人员应该理解的是，在不脱离本发明的真实思想的情况下，能设想出和实施本发明的其他可替换的及等同的实施例，本发明的范围仅由所附的权利要求限制。
图1示出了现有技术的非易失性存储器AND阵列的示意图；
图2示出了根据本发明的非易失性存储器AND阵列的示意图；
图3a、3b、3c示出了根据第一实施例的AND阵列中的存储单元的布置的俯视图；
图4示出了第一实施例的AND阵列中的存储单元的第一截面图；
图5示出了第一实施例的AND阵列中的存储单元的第二截面图；
图6示出了第一实施例的AND阵列中的存储单元的第三截面图；
图7示出了第一实施例的AND阵列中的存储单元的第四截面图；
图8a、8b、8c示出了根据第二实施例的AND阵列的存储单元的布置的俯视图；
图9示出了第二实施例的AND阵列中的存储单元的第一截面图；
图10示出了第二实施例的AND阵列中的存储单元的第二截面图；
图11示出了第二实施例的AND阵列中的存储单元的第三截面图；
图12示出了第二实施例的AND阵列中的存储单元的第四截面图；
图13示出了第二实施例的AND阵列中的存储单元的第五截面图；
图14示出了第二实施例的AND阵列中的存储单元的第六截面图；
图15示出了第二实施例的AND阵列中的存储单元75的沿线XV-XV的第七截面。
具体实施方式
图1示出了现有技术的非易失性存储器AND阵列的示意图。
现有技术的非易失性存储器AND阵列1包括多个非易失性存储单元。每个非易失性存储单元均包括具有悬浮栅极FG和控制栅极CG的叠栅场效应晶体管。悬浮栅极FG能够存储电荷，而控制栅极CG能够控制悬浮栅极FG上的操作，即读取、写入和擦除。可替换地，能用电荷俘获电介质来代替FG。
在现有技术的AND阵列1中，矩形虚线表示单个存储单元10。在AND阵列结构中，以行和列来布置存储单元。同一行上的存储单元共用一个与该行上的每个存储单元的控制栅极都相连的字线WL-1、WL-2、WL-3。同一列上的存储单元共用与该列上的每个存储单元的源极S都相连的一个位线BL-A和与该列上的每个存储单元的漏极D都相连的另一个位线BL-B。
图2示出了根据本发明的非易失性存储器AND阵列的示意图。
根据本发明的非易失性存储器AND阵列5包括同样以行列矩阵方式布置的多个非易失性存储单元。行在第一方向X上延伸，列在第二方向Y上延伸。
在本发明的非易失性存储器AND阵列5中，矩形虚线表示单个存储单元50。AND阵列中的每个存储单元均具有差分结构，在该差分结构中，非易失性存储单元包括一对第一存储场效应晶体管和第二存储场效应晶体管A、B。每个存储单元中的第一存储晶体管和第二存储晶体管A、B均被布置成沿矩形虚线的长轴在第二方向Y上以线性方式彼此相邻。每个存储晶体管A、B均包括电荷存储元件CEA、CEB和控制栅极CG。
在本发明中，非易失性存储单元基于SONOS技术，并且电荷存储元件CEA、CEB由包括ONO堆叠的电荷俘获层组成。
在该对存储晶体管A、B中，第一存储晶体管A的控制栅极CG与第一控制栅极线CG-A连接，第二存储晶体管B的控制栅极CG与第二控制栅极线CG-B连接。
每个晶体管A、B均具有一对扩散区域，其中，各个晶体管内的一个扩散区域能用作源极，而另一个扩散区域用作漏极。
第一存储晶体管A的一个扩散区域A1与第一位线BL-1连接，第一存储晶体管A的另一个扩散区域A3与感测线BL-S连接。
类似地，第二存储晶体管B的一个扩散区域A2与第二位线BL-2连接，第二存储晶体管B的另一个扩散区域A3与感测线BL-S连接。
第一存储晶体管A的另一个扩散区域A3与第二存储晶体管B的另一个扩散区域A3结合为这对存储晶体管A、B的公共扩散区域A3。
以下，将第一晶体管A的扩散区域A1称为存储单元50(即这对晶体管)的第一扩散区域A1，将第二晶体管B的扩散区域A2称为存储单元50的第二扩散区域A2。
在每个存储单元50中，第一控制栅极线和第二控制栅极线CG-A、CG-B共同构成了下文将详细描述的差分字线WL-1、WL-2、WL-3。
在根据本发明的非易失性存储器AND阵列的实施例中，AND阵列包括多个第一存储晶体管和第二存储晶体管对A、B，大致以列和行的结构来布置这些晶体管对。
列在第二方向Y上延伸，行在第一方向X上延伸，第一方向X和第二方向Y的夹角不为0°。在优选的实施例中，X和Y之间的夹角是90°，但是其他夹角也是可行的。
同一列上的第一存储晶体管A的扩散区域连接至相同的第一位线BL-1，同一列上的相关第二存储晶体管B的扩散区域连接至相同的第二位线BL-2，同一列上的第一存储晶体管和第二存储晶体管的公共源极/漏极A3连接至相同的感测线BL-S。在每一行上，第一控制栅极线CG-A在行方向上延伸，从而将同一行上的各个第一存储晶体管A的控制栅极连接起来。类似地，在每一行上，第二控制栅极线CG-B在行方向上延伸，从而将同一行上的各个第二存储晶体管B的控制栅极连接起来。从而差分字线在每行的行方向上延伸。
首先，详细地描述操作本发明的非易失性存储单元和AND阵列的方法。然后，描述根据本发明的非易失性存储单元的实施例。
本发明基于以下构思：如果两个基本上相同的非易失性存储单元正经受着在它们各自的控制栅极和沟道区域之间的基本上相同的施加电压模式，则这两个晶体管所经受的栅极干扰基本上相同，并且由于栅极干扰的原因，单元阈值电压将以相似的方式变化。
有利的是，编程存储单元(位值“1”)和非编程存储单元(位值“0”)的阈值电压均是由类似的栅极干扰决定的，因此它们之间的阈值电压差的符号能随着时间的推移基本上保持相同。以下将更详细地描述这个概念。
初始，AND阵列中的所有存储单元都处于擦除状态，即所有的“A”和“B”晶体管都处于低VT状态(当然为了防止过擦除，对于两个晶体管都满足VT>0V，)。
如果要在单元中存储数据(即，要在电荷存储元件CEA、CEB的电荷俘获层中存储电荷)，则只对两个晶体管中的一个(例如存储晶体管A)进行编程，而不对另一个(在这种情况下为存储晶体管B)编程。这将导致一个晶体管的阈值电压VT高于另一个晶体管的阈值电压。如果VT，A>VT，B，则将单元内容或位值定义为“0”，如果VT，A<VT，B，则将单元内容或位值定义为“1”，尽管存在由于栅极干扰而导致存储晶体管A、B的VT的绝对值不稳定的事实，还是能够实现稳定的读出方案。VT，A指的是第一晶体管A的第一阈值电压，VT，B指的是第二晶体管B的第二阈值电压。不管各个晶体管A、B的绝对阈值电压水平如何，都将存在编程和非编程存储晶体管之间的一定的阈值电压差△VT＝(VT，A-VT，B)，这是因为晶体管A、B在存储单元的使用过程中都经受同样的干扰、老化等。可使用阈值电压差△VT的符号来表示非易失性存储单元的位值(如果VT>0，则位值＝‘0’，如果VT<0，则位值＝‘1’)。
有利的是，非易失性存储单元的差分结构允许根据两个存储晶体管A、B的阈值电压的相对差值来确定存储单元的位值，这两个晶体管被布置成在存储器的使用过程中基本上承受了相似栅极干扰。由于这两个晶体管A、B经受了基本上相同的栅极干扰，所以对它们的阈值电压的影响是相似的。通过测量这两个晶体管中的每个晶体管的阈值电压VT，并且取测量出的阈值电压之间的差值，可确定该存储单元的位值。因此，这种差分测量能忽略由于栅极干扰而导致的各个存储晶体管的阈值电压的变化。
除了VT测量之外，如本领域的技术将理解的是还能比较两个存储晶体管的沟道电流。
差分读出的优点在于非本征晶体管不出现在SONOS存储器中，这意味着所有的外部干扰(例如，已经提到的栅极干扰)对单元中的两个晶体管影响相同，因此几乎不会影响到相互之间的差异。
通过经由第一控制栅极线CG-A和第二控制栅极线CG-B分别向两个存储晶体管A和B的控制栅极CG施加擦除电压VE(通常是相对较大的负电压，大概为-12V)，能完成对非易失性存储单元50的擦除操作。同时，将第一位线BL-1、第二位线BL-2和感测线BL-S基本上保持在0电压(0V)。
在第一编程模式中，通过以下步骤能完成对非易失性存储单元50的编程(即，要对第一晶体管A进行编程，而不对第二晶体管B编程)：在第一个动作中，，通过第一控制栅极线CG-A，向要被编程的非易失性存储单元的第一存储晶体管A的控制栅极CG施加一个正的编程脉冲VP(通常为大的正电压，大约是12V)，同时通过在正的禁止电压VI(大约5V到大约7V)下对共用同一控制栅极线CG-A的所有其他不应该被编程的非易失性存储单元的位线和感测线BL-1、BL-2、BL-S进行偏置，来禁止对这些非易失性存储单元进行编程；然后，在下一个动作中，通过第二控制栅极线CG-B向第二存储晶体管B的第二控制栅极CG施加正的编程脉冲(大约12V)，并且同时再次通过在对应的位线和感测线BL-1、BL-2、BL-S上施加正的禁止电压，来禁用同一控制栅极线CG-B上的所有包括不应该被该编程脉冲影响的第二存储晶体管B的单元。
以此方式，同一差分字线上的所有存储单元经受相似的栅极干扰。
在第二编程模式中，通过以下步骤可应用页模式写入：在施加到CG-A上的第一编程脉冲期间，对同一差分字线上的所有非易失性存储单元中的所有相关的存储晶体管A进行编程，同时应用适当的禁止模式来将禁止电压VI施加到同一差分位线上的所有不应该被编程的存储晶体管A上。在对禁止模式进行颠倒(invert)后，然后在只向CG-B施加的第二编程脉冲期间，对所有的相关存储晶体管B(即，其所伴随的晶体管A在第一编程脉冲期间未被编程的那些晶体管B)进行编程。
作为第一编程模式的可选模式，可以只向一个CG(即要被编程的CG，在该示例中为存储晶体管A)施加正的编程脉冲，这使编程过程的速度加快了2倍。然而，在这种情况下，在同一差分字线上的未被选择的单元所“经受”的干扰中将出现不平衡(这是由于编程脉冲只对两个栅极中的一个栅极施加了栅极干扰，在当前情况下是晶体管A)。这对于差分读出方案是不利的，差分读出方案依赖于形成一对晶体管的两个晶体管A、B之间的“干扰对称性”，即第一晶体管和第二晶体管A、B经受了基本上相同的栅极干扰过程。
通过用相对于第一位线和第二位线BL-1和BL-2的大约+1V的读出电压VS对中心的感测线进行偏置，来完成对非易失性存储单元50的读取。应该在读取电压VR(例如2.5V)下对第一存储晶体管A的控制栅极CG和第二存储晶体管B的控制栅极CG进行偏置。
注意，虽然可以在读取期间对存储晶体管A、B都进行稍微的编程，但是由于存储晶体管A和B的阈值电压的差分读出方案，因此仍然可以确定非易失性存储单元50的位值。
要被读取的非易失性存储单元50的第一位线和第二位线BL-1、BL-2之间所连接的感测放大器(amp)(未示出)对各个位线上的电流IBL-1、IBL-2进行比较：如果IBL-1>IBL-2，则存储单元50含有“1”，如果IBL-1<IBL-2，则存储单元50表示“0”。
注意，在编程之间进行读取将导致不可预期的结果：“1”和“0”都能出现。在使用本发明的非易失性存储单元的存储器应用中，文件系统(程序或控制器装置)应该能解决这种情况。
图3a、3b、3c示出了根据第一实施例的AND阵列的非易失性存储单元的布置的俯视图。
在半导体衬底100上布置了非易失性存储单元50、50’、50”、50”’。
在图3a中，示出了零层平面(即，半导体衬底的表面)上的两个相邻的非易失性存储单元50，50’的布置。矩形虚线示意性地划出了非易失性存储单元50，50’的分界。
在该布置中，示出了在第一方向X上相邻的两个非易失性存储单元50、50’以及在第二方向Y(与第一方向X的夹角不等于0°)上相邻的两个非易失性存储单元50”、50”’。
每个非易失性存储单元50、50’均包括分别与第一位线BL-1、BL-1’及第二位线BL-2、BL-2’连接的第一扩散区域A1、A1’和第二扩散区域A2、A2’。
在第一扩散区域A1、A1’和第二扩散区域A2、A2’之间，布置了公共(第三)扩散区域A3、A3’，该公共扩散区域与感测线BL-S、BL-S’连接。
在半导体衬底中，另一个有源区域Si在第二方向Y上沿线I-II’-I’延伸，用以提供第一扩散区域A1、A1’和公共扩散区域A3；A3’之间的沟道区域R1、R1’以及第二扩散区域A2、A2’和公共扩散区域A3、A3’之间的沟道区域R2、R2’。
将在第一扩散区域A1、A1’和公共扩散区域A3、A3’之间创建第一存储晶体管A。将在第二扩散区域A2、A2’和公共扩散区域A3、A3’之间创建第一存储晶体管B。
非易失性存储单元50的沟道区域R1、R2和相邻的扩散区域A1、A2、A3通过浅沟槽隔离STI与相邻的非易失性存储单元50’的相同区域R1’、R2’、A1’、A2’、A3’隔离开。
在非易失性存储单元50、50’、50”、50”’中，以“交错的”方式布置第一扩散区域、第二扩散区域和公共扩散区域A1、A1’、A1”、A1”’、A2、A2’、A2”、A2”’、A3、A3’、A3”、A3”’。与沟道区域R1、R2、R1’、R2’、R1”、R2”、R1”’、R2”’和公共扩散区域A3、A3’、A3”、A3”’的水平尺寸(沿X方向)相比，第一扩散区域和第二扩散区域A1、A1’、A1”、A1”’、A2、A2’、A2”、A2”’的水平尺寸相对较大(沿X方向)。
第一扩散区域A1、A1’、A1”、A1”’突出了第一距离(沿方向X)，而第二扩散区域A2、A2’、A2”、A2”’突出了第二距离(沿X方向)，第一距离和第二距离方向相反。
在图3b中，示出了控制栅极线(差分字线)的平面上的两个相邻的非易失性存储单元50、50’的布置。
虚线轮廓描述了非易失性存储单元50、50’、50”、50”’的沟道区域R1、R2、R1’、R2’、R1”、R2”、R1”’，R2”’和相邻的扩散区域A1、A2、A3、A1’、A2’、A3’、A1”、A2”、A3”、A1”’、A2”’、A3”’，以表示它们位于字线平面的下方。
第一控制栅极线CG-A、CG-A’位于相邻的非易失性存储单元50、50’、50”、50”’的第一沟道区域R1、R1’、R1”、R1”’的上方，并且沿第一方向X延伸。电荷存储元件(未示出)位于第一沟道区域R1、R1’、R1”、R1”’和第一控制栅极线CG-A、CG-A’之间。这点将在以下进行描述。这个电荷存储元件可以是悬浮栅极，但是优选地，它由诸如氮化硅之类的电荷俘获电介质组成。电荷存储元件介于两个绝缘体(例如，氧化硅)之间。
第二控制栅极线CG-B、CG-B’位于相邻的非易失性存储单元50、50’、50”、50”’的第二沟道区域R2、R2’、R2”、R2”’的上方，并且沿第一方向X延伸。类似的，电荷存储元件(未示出)位于第一沟道区域R2、R2’、R2”、R2”’和第一控制栅极线CG-B、CG-B’之间。
注意，第一控制栅极线和第二控制栅极线并没有位于矩形区域A1、A2、A3、A1’、A2’、A3’、A1”、A2”、A3”、A1”’、A2”’、A3”’的上方。
在第一扩散区域、第二扩散区域和公共(第三)扩散区域A1、A2、A3、A1’、A2’、A3’、A1”、A2”、A3”、A1”’、A2”’、A3”’中的每个区域上布置了各自的第一触点、第二触点和第三触点C1、C2、C3、C1’、C2’、C3’、C1”、C2”、C3”、C1”’、C2”’、C3”’，它们分别用来将这些区域分别连接至更高平面上(未示出)的位线和感测线BL-1、BL-2、B1-3、BL-1’、BL-2’、B1-3’，将在图3c中对其进行详细描述。
第一扩散区域A1、A1’、A1”、A1”’上的第一触点C1、C1’、C1”、C1”’沿第一方向X的水平位置为X1、X1’，公共扩散区域A3、A3’、A3”、A3”’上的第三触点C3、C3’、C3”、C3”’的(以及沟道区域R1，R2；R1’，R2’；R1”，R2”；R1”’，R2”’的)水平中心位置为X3、X3’，与X3、X3’相比，X1、X1’在一个水平方向上具有相对位移。
第二扩散区域A2、A2’、A2”、A2”’上的第二触点C2、C2’、C2”、C2”’沿第一方向X的水平位置为X2、X2’，公共扩散区域A3、A3’、A3”、A3”’上的第三触点C3、C3’、C3”、C3”’的(以及沟道区域R1、R2、R1’、R2’、R1”、R2”、R1”’、R2”’的)水平中心位置为X3、X3’，与X3、X3’相比，X2、X2’在相反的水平方向上具有相对位移。以此方式，触点也遵循每个存储单元中的扩散区域的交错布置。
控制栅极线CG-A、CG-B包括侧壁间隔层(未示出)。在控制栅极线之间存在电介质OX(二氧化硅)，用以将控制栅极和触点彼此电绝缘。可替换地，可用电介质常数较低的材料来代替该种电介质，或者甚至用空气来代替，以便降低两个栅极之间的电容性串扰。
在图3c中，示出了位线和感测线的平面上的相邻非易失性存储单元50、50’、50”、50”’的布置。
为了清楚起见，在此未示出控制栅极线。注意，在第一个实施例中，位线BL-1、BL-2、BL-1’、BL-2’和感测线BL-S、BL-S’位于同一个平面上，例如通常被识别为metal-1(M1)的平面上。每个存储单元中扩散区域的交错布置及扩散区域上的触点的对应交错位置使得每一列上的第一位线和第二位线及感测线能在第二(垂直)方向上基本上以直线延伸。
位线和感测线沿第二方向Y延伸，并且通过中间电介质OX(例如，二氧化硅)彼此隔开。
注意，在Y方向上彼此相邻两个非易失性存储单元中，其中一个存储单元中的存储晶体管A和B的顺序与另一个相邻存储单元相比是相反的。因此，在Y方向上，能用该方向上的A和B存储晶体管的顺序来描述一串存储单元，如下：AB(第一单元)，BA(第二单元)，AB，BA，AB，BA，AB，BA等等。
因此，相邻的A晶体管的扩散区域A1能与A晶体管的公共扩散区域A1结合在一起，以及相邻的B晶体管的扩散区域A2能与B晶体管的公共扩散区域A2结合在一起。
图4示出了第一实施例的AND阵列中存储单元沿线IV-IV的第一截面图。
第一扩散区域、第二扩散区域和公共扩散区域A1、A2、A3位于半导体衬底100的表面Z上。
第一沟道区域R1位于第一扩散区域和公共扩散区域A1、A3之间，第二沟道区域R2位于第二和公共扩散区域A2、A3之间。
在第一沟道区域R1和第二沟道区域R2上放布置了存储晶体管A、B。每个存储晶体管A、B均包括电荷俘获元件或层ONO以及控制栅极CG-A、CG-B。
注意，在浅沟槽隔离区域STI之间限定了第一扩散区域、第二扩散区域和公共扩散区域A1、A2、A3之后，以及在创建了控制栅极线之后，通过自对准掺杂工艺创建扩散区域，其中在控制栅极线对沟道区域R1、R2进行掩模的同时，向第一扩散区域、第二扩散区域和公共扩散区域A1、A2、A3提供掺杂元素。通过本领域已知的热处理技术来实现掺杂元素的活化。
电荷俘获层ONO邻接各自的沟道区域R1、R2。在电荷俘获层ONO上布置控制栅极CG-A、CG-B。每个存储晶体管A、B的侧壁均被电介质间隔层SP覆盖。
每个存储晶体管A、B均被优选地为平坦的电介质层OX所覆盖。在电介质层OX上布置充当感测线BL-S的导线。
触点C3将公共扩散区域A3连接至感测线BL-S。
可在感测线BL-S上布置另一个绝缘层(未示出)。
图5示出了第一实施例的AND阵列中的存储单元沿线V-V的第二截面图。
在半导体衬底100的表面Z内，布置存储单元50的第一扩散区域A1和相邻存储单元50’的第一扩散区域A1’。浅沟槽隔离区域STI将扩散区域A1、A1’分开。扩散区域A1、A1’和STI区域被电介质层OX覆盖。位线BL-1、BL-2、BL-1’、BL-2’和感测线BL-S、BL-S’被定位在电介质层OX的顶部。
在第一方向X上，在第一位线和第二位线BL-1、BL-2、BL-1’、BL-2’之间布置感测线BL-S、BL-S’。
位线和感测线的宽度wb可以相同，并且可以用它们之间的相同间隔对它们进行均匀分布。布置第一位线BL-1、BL-1’，用于通过触点C1、C1’连接至第一扩散区域A1、A1’。
以类似的方式(未示出)，布置第二位线BL-2、BL-2’，用于通过触点C2、C2’连接至第二扩散区域A2、A2’。
可以在位线和感测线BL-1、BL-2、BL-S、BL-1’、BL-2’、BL-S’之间及顶部布置另一绝缘层(未示出)。
图6示出了第一实施例的AND阵列中的存储单元沿VI-VI的第三截面图。第三截面VI-VI平行于第二截面V-V。
在半导体衬底100的表面Z内，第一沟道区域R1被定位在浅沟槽隔离区域STI之间(沿第一方向X)。电荷俘获层ONO和控制栅极CG-A的堆叠被定位在沟道区域R1上。
ONO电荷俘获层包括在半导体衬底100的表面Z上生长的底部二氧化硅层O1。氮化硅层N位于该底部二氧化硅层O1上。由于氮化硅层N的覆盖式(blanket mode)沉积工艺，氮化硅层N沿着线VI-VI延伸。顶部二氧化硅层O2位于氮化硅层N顶部，顶部二氧化硅层O2也沿着VI-VI延伸。注意，由于氮化硅的电特性及器件几何外形，氮化硅层N中所捕获的电荷将位于沟道区域R1之上。
通常，底部二氧化硅层O1的厚度大约为2nm。氮化硅层N的厚度大约为6nm，顶部二氧化硅层O2的厚度大约为8nm。
注意，可用诸如氧化铪HfO2、硅酸铪HfxSi1-xO2(0≤x≤1)、氮氧化铪硅HfSiON、氧化铝Al2O3或氧化锆ZrO2之类的高K材料来代替顶部二氧化硅层O1和/或底部二氧化硅层O2。而且，可用另一种俘获材料来代替氮化硅层N，例如嵌入在绝缘层或适合的高K材料层中的纳米晶硅层。
电介质层OX位于控制栅极CG-A上。位线BL-1、BL-2和感测线BL-S位于电介质层OX顶部。感测线BL-S基本上被定位在沟道区域R1上，在这个截面VI-VI中，第一位线和第二位线BL-1、BL-2位于STI区域上。
可在位线和感测线BL-1、BL-2、BL-S之间和顶部布置另一绝缘层(未示出)。
图7示出了第一实施例的AND阵列中的存储单元沿线VII-VII的第四截面图。
在半导体衬底100的表面Z内，布置存储单元50的公共扩散区域A3。在X方向上，公共扩散区域A3被浅沟槽隔离区域STI隔离开。公共扩散区域A3和STI区域被电介质层OX覆盖。位线BL-1、BL-2和感测线BL-S被定位在电介质层OX顶部，其中感测线BL-S处于第一位线和第二位线BL-1、B1-2之间。
布置感测线BL-S，用于通过触点C3连接至公共扩散区域A3。
在该截面VII-VII中，感测线BL-S基本上位于公共扩散区域A3上，第一位线和第二位线BL-1、BL-2基本上位于STI区域上。
这种非易失性存储单元AND阵列的占用空间大于现有技术的AND阵列，这是由于无论是列间距(3个金属间距而不是2个金属间距)还是字线间距(两个控制栅极线而不是一个)都较大。这一点显然是差分存储体系优点的折衷。
以下将描述提供更好的面积效率的第二实施例。如下所示，根据第二实施例的非易失性存储单元的面积可等于一个非差分存储单元面积的二倍。
图8a、8b、8c、8d示出了根据第二实施例的AND阵列中的存储单元在生产工艺的不同阶段的布置。
在图8a中，示出了在零层平面(即，半导体衬底的表面)上的非易失性存储单元的布置。例如，示出了三个区域75、75’、75”，其中每个区域均包括一个非易失性存储单元。区域75、75’、75”在方向X上相邻。矩形虚线对各个非易失性存储单元区域75、75’、75”进行了划界。
每个非易失性存储单元75、75’、75”均包括第一扩散区域A1、A1’、A1”和第二扩散区域A2、A2’、A2”，第一扩散区域A1、A1’、A1”和第二扩散区域A2、A2’、A2”将分别连接至第一位线BL-1、BL-1’、BL-1”和第二位线BL-2、BL-2’、BL-2”。
连接至感测线BL-S、BL-S’、BL-S”的公共扩散区域A3、A3’、A3”布置在第一扩散区域A1、A1’、A1”和第二扩散区域A2、A2’、A2”之间。
在半导体衬底内，另一个有源区Si在第二方向Y上延伸，用来提供介于第一扩散区域A1、A1’、A1”和公共扩散区域A3、A3’、A3”之间的沟道区域R1、R1’、R1”以及介于第二扩散区域A2、A2’、A2”和公共扩散区域A3、A3’、A3”之间的沟道区域R2、R2’、R2”。
第一扩散区域、第二扩散区域和公共扩散区域A1、A1’、A1”、A2、A2’、A2”、A3、A3’、A3”的(方向X上的)宽度ws稍微大于第一沟道区域和第二沟道区域R1、R1’、R1”、R2、R2’、R2”的宽度wr。
在非易失性存储单元75’、75”、75”’中，以“交错的”方式布置了第一扩散区域、第二扩散区域和公共扩散区域A1、A1’、A1”、A2、A2’、A2”、A3、A3’、A3”。与沟道区域R1、R2、R3、R1’、R2’、R3’、R1”、R2”、R3”(的垂直边界)相比，第一扩散区域和第二扩散区域A1、A1’、A1”、A2、A2’、A2”相对于沟道区域的中心位置X0、X0’、X0”突出了第四水平距离X4、X4’、X4”，而中间的公共扩散区域A3、A3’、A3”相对于沟道区域的中心位置X0、X0’、X0”突出了第五水平距离X5、X5’、X5”，其中第五距离X5、X5’、X5”与第四位移X4、X4’、X4”的方向相反。注意，基本上，X5与X4’重叠，X5’与X4”重叠。
在每个存储单元中，将在第一扩散区域A1、A1’、A1”和公共扩散区域A3、A3’、A3”之间创建第一存储晶体管A。在第二扩散区域A2、A2’A2”和公共扩散区域A3、A3’、A3”之间创建第二存储晶体管B。
注意，在方向Y上彼此相邻的两个非易失性存储单元中，在一个存储单元中的存储晶体管A和B的顺序相对于另一个相邻的存储单元是相反的。因此，在方向Y上，可用该方向上A和B存储晶体管的顺序如下描述一串存储单元：AB(第一单元)，BA(第二单元)，AB，BA，AB，BA，AB，BA等等。
一个垂直列X0、X0’、X0”上的一个非易失性存储单元的沟道区域和扩散区域与相邻列上的非易失性存储单元50’的相同区域之间是通过浅沟槽隔离区域STI隔离开的。
在图8b中，示出了字线(控制栅极线)平面上的非易失性存储单元的布置。
第一控制栅极线CG-A被定位在非易失性存储单元75、75’、75”的第一沟道区域R1、R1’、R1”上，并且沿着第一方向X延伸。电荷存储元件(未示出)位于第一沟道区域R1、R1’、R1”和第一控制栅极线CG-A之间。以下将对此进行说明。电荷存储元件是由ONO堆叠构成的。
第二控制栅极线CG-B被定位在非易失性存储单元75、75’、75”的第二沟道区域R2、R2’、R2”上，并且沿着第一方向X延伸。类似地，电荷存储元件(未示出)位于第二沟道区域R2、R2’、R2”和第二控制栅极线CG-B之间。
控制栅极线CG-A、CG-B包括侧壁间隔层(未示出)。
在方向Y上与存储单元75相邻的非易失性存储单元76也包括第一控制栅极线和第二控制栅极线，在此被表示为CG-A’和CG-B’。注意，由于A和B晶体管沿方向Y顺序是交替的，因此，涉及A晶体管的控制栅极线CG-A、CG-A’、CG-A”和涉及B晶体管的控制栅极线CG-B、CG-B’、CG-B”也是交替的。非易失性存储单元76的控制栅极线CG-B’与非易失性存储单元75的控制栅极线CG-B相邻。在存储单元75沿方向Y的另一相邻存储单元74中，控制栅极线CG-A”与非易失性存储单元75的控制栅极线CG-A相邻。
在图8c中，示出了第一金属平面ML1上的非易失性存储单元的布置。
在第一扩散区域、第二扩散区域和公共扩散区域A1、A2、A3、A1’、A2’、A3’、A1”、A2”、A3”的每个区域上，布置了各自的触点C1、C2、C3、C1’、C2’、C3’、C1”、C2”、C3”，分别用来将每个区域连接至位线和感测线BL-1、BL-2、BL-S、BL-1’、BL-2’、BL-S’、BL-1”、BL-2”、BL-S”。
第一扩散区域A1、A1’、A1”和第二扩散区域A2、A2’、A2”上的第一触点和第二触点C1、C2、C1’、C2’、C1”、C2”沿第一方向X的水平位置分别是X4、X4’、X4”，这些水平位置相对于沟道区域R1、R2、R1’、R2’、R1”、R2”的水平中心位置X0、X0’、X0”相对位移了第四距离。
公共扩散区域A3、A3’、A3”上的第三触点C3、C3’、C3”沿第一方向X的水平位置是X5、X5’、X5”，这些水平位置相对于沟道区域R1、R2、R1’、R2’、R1”、R2”的水平中心位置X0、X0’、X0”相对位移了第五距离。
以此方式，触点也遵循着每个非易失性存储单元75、75’、75”中的扩散区域的交错布置。
注意，通往第一扩散区域和第二扩散区域A1、A2、A1’、A2’、A1”、A2”的触点C1、C2、C1’、C2’、C1”、C2”位于X4、X4’、X4”处的同一条第一垂直线上。触点C3、C3’、C3”位于X5、X5’、X5”处的同一条第二垂直线上，其中第一垂直线平行于第二垂直线。
为了提供与第一位线和第二位线BL-1、BL-2、BL-1’、BL-2’、BL-1”、BL-2”的连接，使用了具有第一金属平面ML1和第二金属平面ML2的金属化方案。第二金属平面ML2置于第一金属平面ML1上，并且与第一金属平面ML1电绝缘。
通过将位线和感测线分布在第一金属平面和第二金属平面上，可改善非易失性存储单元AND阵列的面积效率。
根据在此所示的实施例，在第一金属平面ML1上布置与B晶体管的触点C2连接的第二位线BL-2、BL-2’、BL-2”，在置于第一金属平面ML1上的第二金属平面ML2上布置第一位线BL-1、BL-1’、BL-1”和感测线BL-S、BL-S’、BL-S”。
在第一金属平面ML1上，第二扩散区域A2、A2’、A2”的触点C2、C2’、C2”与第二位线BL-2、BL-2’、BL-2”连接。第二位线BL-2、BL-2’、BL-2”在沿方向Y的列中延伸，并且与该列上的每个B晶体管A2、A2’、A2”的第二触点C2、C2’、C2”接触。
第二位线BL-2、BL-2’、BL-2”在方向Y上沿方向Y上的第一公共线T1、T1’、T1”延伸，第一触点和第二触点C1、C2、C1’、C2’、C1”、C2”被定位在第一公共线上。为了避免第二位线BL-2、BL-2’、BL-2”与每个A晶体管A1、A1’、A1”的第一触点C1、C1’、C1”连接，在第一金属平面ML1内沿U形路径将第二位线布置成环绕各个A晶体管的各个第一触点C1、C1’、C1”，然后第二位线在方向Y上沿第一公共线延续。为了清楚起见，只表示了环绕触点C1的U形路径L1-L2-L3-L4。
基本上，在控制栅极线CG-A、CG-A’、CG-A”(靠近触点C1的位置L1)上，第二位线沿X方向引导，直到第二位线到达了沿方向Y的第二垂直线T2、T2’、T2”(靠近触点C2的位置L2)，其中在第二垂直线T2、T2’、T2”上定位有触点C3、C5、C6、C3’、C5’、C6’、C3”、C5”、C6”。然后，第二位线再次在初始的方向Y上沿第二垂直线T2、T2’、T2”延伸，直到它到达第一存储晶体管A的下一个控制栅极线(靠近触点C1的位置L3)。在这个位置L3，第二位线BL-2、BL-2’、BL-2”沿所述的下一个控制栅极线在第一垂直公共线的方向上延伸。在到达初始的第一公共垂直线T1、T1’、T1”(靠近触点C1的位置L4)之后，第二位线再次沿第一公共垂直线在初始方向Y上延伸。
严格地讲，第一扩散区域和公共扩散区域分别与第一位线和感测线之间的连接包括触点和通孔。将参照图9至15对此进行更详细的描述。如本领域的技术人员所知，触点从扩散区域延伸到第一金属平面。在第一金属平面内，在触点上提供接合点(landing pad)。接下来，通孔连接至接合点，并且延伸到第二金属平面。
在图8c中，示意性地表示了触点C1、C3、C4、C5、C6、C1’、C3’、C4’、C5’、C6’、C1”、C3”、C4”、C5”、C6”处的接合点P1、P3、P4、P5、P6、P1’、P3’、P4’、P5’、P6’、P1”、P3”、P4”、P5”、P6”。
图8d示出了非易失性存储单元在第二金属平面ML2上的布置。
在第一金属平面ML1上的第二金属平面ML2内，提供了每个存储单元的第一扩散区域A1、A1’、A1”和公共扩散区域A3、A3’、A3”分别与第一位线BL-1、BL-1’、BL-1”和感测线BL-S、BL-S’、BL-S”之间的连接。以虚影示出的第二扩散区域A2、A2’、A2”和第二位线BL-2、BL-2’、BL-2”之间的触点C2、C2’、C2”位于第一位线BL-1、BL-1’、BL-1”下，但是与第一位线在电上无关。
第一位线BL-1、BL-1’、BL-1”和感测线BL-S、BL-S’、BL-S”基本上是沿方向Y的平行直线。
第一金属平面ML1通过中间的电介质层与第二金属平面ML2隔离开。第二金属平面ML2上的第一位线和感测线也是通过电介质隔离开的。
在后面的图9至图15中示出了沿线IX-IX、X-X、XI-XI、XII-XII、XIII-XIII、XIV-XIV、XV-XV的截面。
图9示出了第二实施例的AND阵列中的两个相邻的非易失性存储单元75、76沿线IX-IX的第一截面。
线IX-IX沿方向Y延伸，并且经过扩散区域A1、A3、A2、A5、A4和沟道区域R1、R2、R3和R4，以及触点C1、C2、C4。第一非易失性存储单元75包括存储晶体管A和存储晶体管B。存储晶体管A包括扩散区域A1和A3、沟道区域R1、电荷存储元件ONO和控制栅极线CG-A。存储晶体管B包括扩散区域A2和A3、沟道区域R2、电荷存储元件ONO和控制栅极线CG-B。前面已经详细地描述了晶体管A、B的布置，在此省略对这些内容的描述。
第二非易失性存储单元76包括存储晶体管A’和存储晶体管B’。第一存储晶体管A’包括扩散区域A4和A5、沟道区域R4、电荷存储元件ONO和控制栅极线CG-A’。存储晶体管B’包括扩散区域A2和A5、沟道区域R3、电荷存储元件ONO和控制栅极线CG-B’。除了存储晶体管A’和B’的位置关于第一非易失性存储单元75中的A、B位置镜像之外，第二非易失性存储单元76与第一非易失性存储单元75的结构相同。
差分的非易失性存储单元75、76具有公共的扩散区域A2。扩散区域A2与触点C2连接，该触点C2提供了与第一金属平面ML1内的第二位线BL-2的连接。在这个截面中，第二位线BL-2从第一非易失性存储单元75的控制栅极线CG-A上的位置L1延伸到第二非易失性存储单元76的控制栅极线CG-A’的位置L1’。
第一非易失性存储单元75的存储晶体管A的扩散区域A1通过触点C1、接合点P1和通孔V1的堆叠来与第二金属平面ML2上的第一位线BL-1连接。
类似地，第二非易失性存储单元76的存储晶体管A’的扩散区域A4通过触点C4、接合点P4和通孔V4的堆叠与第二金属平面ML2上的第一位线BL-1连接。
图10示出了第二实施例的AND阵列中的存储单元75沿线X-X的截面。
在半导体衬底的表面内，第一非易失性存储单元75的存储晶体管A的扩散区域A1与接触C1连接。通孔-金属-触点堆叠C1、P1、V1与第二金属平面ML2上的第一位线BL-1连接。感测线BL-S与第一位线BL-1相邻。第二位线BL-2位于感测线BL-S下方的第一金属平面ML1上。
图11示出了第二实施例的AND阵列中的存储单元75沿XI-XI的第三截面。
在半导体衬底的表面内，布置了介于浅沟槽隔离STI之间的存储晶体管A的沟道区域R1。
如前所述，电荷俘获层ONO和控制栅极CG-A的堆叠被定位在沟道区域R1上。参照图6给出了对电荷俘获层ONO和控制栅极CG-A的堆叠的描述，在此省略对这些内容的描述。
第二位线BL-2大体上位于沟道区域R1和浅沟槽隔离STI之间的一个分界面F1的上方的第一金属平面ML1上。第一位线BL-1位于第二位线BL-2上方的第二金属平面ML2内。
感测线BL-S大体上位于沟道区域R1和浅沟槽隔离STI之间的一个分界面F2的上方的第二金属平面ML2内，感测线BL-S与第一位线BL-1相邻。
图12示出了第二实施例的AND阵列的存储单元75沿线XII-XII的第四截面。
在半导体衬底的表面内，为第一非易失性存储单元75的存储晶体管A、B所共用的扩散区域A3通过触点C3、接合点P3和通孔V3的堆叠与第二金属平面ML2上的感测线BL-S连接。第一位线BL-1与感测线BL-S相邻。第二位线BL-2位于第一位线BL-1下方的第一金属平面ML1内。
图13示出了第二实施例的AND阵列中的存储单元沿线XIII-XIII的第五截面。
在半导体衬底的表面内，布置了介于浅沟槽隔离STI之间的存储晶体管B的沟道区域R2。
如前所述，在沟道区域R2上方，定位有电荷俘获层ONO和控制栅极CG-B的堆叠。参照图6给出了对电荷俘获层ONO和控制栅极CG-B的堆叠的描述，在此省略对这些内容的描述。
第二位线BL-2大体上位于沟道区域R2和浅沟槽隔离STI之间的一个分界面F3的上方的第一金属平面ML1内。第一位线BL-1位于第二位线BL-2上方的第二金属平面ML2内。
感测线BL-S大体上位于沟道区域R2和浅沟槽隔离STI之间的另一个分界面F4的上方的第二金属平面ML2内，感测线BL-S与第一位线BL-1相邻。
图14示出了第二实施例的AND阵列的存储单元75沿线XIV-XIV的第六截面。
在半导体衬底的表面内，第一非易失性存储单元75的存储晶体管B的扩散区域A2与触点C2连接。触点C2连接至第一金属平面ML1上的第二位线BL-2。在第二位线BL-2上方，通过电介质OX与第二位线BL-2分开的第一位线BL-1位于第二金属平面ML2上。感测线BL-S与第二金属平面ML2上的第一位线BL-1相邻。
图15示出了第二实施例的AND阵列中的存储单元75沿线XV-XV的第七截面。
线XV-XV沿方向Y延伸，并且经过扩散区域A6、A3、A5、触点C6、C3、C5以及浅沟槽隔离区域STI，但是不经过任何沟道区域。截面XV-XV示出了非易失性存储单元75以及相邻的非易失性存储单元74、76沿感测线BL-S的一部分。
前面已详细地描述了存储单元75、74、76的结构，在此省略对这些内容的描述。
扩散区域A3通过触点C3、接合点P3和通孔V3的堆叠与感测线BL-S连接。
以类似的方式，扩散区域A5通过触点C5、接合点P5和通孔V5的堆叠与感测线BL-S连接，以及扩散区域A6通过触点C6、接合点P6和通孔V6的堆叠与感测线BL-S连接。
在感测线BL-S下方，第二位线BL-2以与感测线相同的方向沿U形路径L1-L2-L3-L4从位置L2延伸到位置L3。
注意，可以设想出两个金属平面内的第一位线和第二位线及感测线的其它布局，用于如图8a和8b所示的存储晶体管A、B的布置提供布线方案，但是这在逻辑上不会降低非易失性存储单元75的单元尺寸。而且，可使用在两个以上的金属平面内的其它布局，但是这些其它布局也不会降低非易失性存储单元75的单元尺寸。

Claims (21)

1.一种半导体衬底(100)上的非易失性存储单元(50；75)，其包括第一晶体管和第二晶体管(A，B)，每个晶体管(A；B)均被布置为一个存储元件，该存储元件包括能充当源极或漏极的两个扩散区域(A1，A3；A2，A3)、电荷存储元件(CEA；CEB)和控制栅极元件(CG-A；CG-B)，沟道区域(R1；R2)位于这两个扩散区域(A1，A3；A2，A3)之间；所述电荷存储元件(CEA；CEB)位于沟道区域(R1；R2)上方，所述控制栅极元件(CG-A；CG-B)被布置在所述电荷存储元件(CEA；CEB)项部；
第一晶体管(A)的一个扩散区域(A3)和第二晶体管(B)的一个扩散区域(A3)形成了公共的扩散区域(A3)；
第一晶体管(A)的另一个扩散区域(A1)被连接成与第一位线(BL-1)连接的第一扩散区域(A1)，第二晶体管(B)的另一个扩散区域(A2)被连接成与第二位线(BL-2)连接的第二扩散区域(A2)，并且公共扩散区域(A3)与感测线(BL-S)连接。
2.根据权利要求1所述的非易失性存储单元，其中第一控制栅极元件(CG-A)与第一控制栅极线连接，第二控制栅极元件(CG-B)与第二控制栅极线连接；第一控制栅极线和第二控制栅极线形成了该非易失性存储单元的差分字线(WL1)。
3.根据权利要求1所述的非易失性存储单元，其中
与沟道区域(R1，R2)和公共扩散区域(A3)沿第一方向(X)的尺寸相比，第一扩散区域和第二扩散区域(A1，A2)沿第一方向(X)的尺寸相对较大，第一方向(X)与第二方向(Y)的夹角不等于0°；
与公共扩散区域(A3)的中心位置(X3)相比，第一扩散区域(A1)沿着第一方向(X)突出；以及
与公共扩散区域(A3)的中心位置(X3)相比，第二扩散区域(A2)沿着第一方向(X)突出，第二扩散区域(A2)的突出方向与第一扩散区域(A1)的突出方向相反。
4.根据权利要求3所述的非易失性存储单元，其中
在第一扩散区域、第二扩散区域和公共扩散区域(A1；A2；A3)的每个区域上，布置了各自的第一触点、第二触点和第三触点(C1；C2；C3)，这些触点用来将这些区域分别连接至第一位线、第二位线和感测线(BL-1；BL-2；BL-S)；
第一扩散区域(A1)上的第一触点(C1)沿第一方向(X)的位置(X1)与公共扩散区域(A3)上的第三触点(C3)的中线位置(X3)相比而言具有相对位移；
第二扩散区域(A2)上的第二触点(C2)沿第一方向(X)的第二位置(X2)与公共扩散区域(A3)上的第三触点(C3)的中心位置(X3)相比而言具有相对位移，第二触点的位移方向与第一触点的位移方向相反。
5.根据权利要求1所述的非易失性存储单元，其中第一位线(BL-1)、第二位线(BL-2)和感测线(BL-S)被布置在第一金属平面(ML1)上，第一位线(BL-1)、第二位线(BL-2)和感测线(BL-S)基本上在第二方向(Y)上延伸。
6.根据权利要求1所述的非易失性存储单元，其中
相对于沟道区域(R1，R2)沿第一方向(X)的尺寸，第一扩散区域、第二扩散区域和公共扩散区域(A1，A2，A3)沿第一方向(X)的尺寸相对较大，第一方向(X)与第二方向(Y)的夹角不等于0°；
相对于沟道区域(R1，R2)的中心位置(X6)，第一扩散区域和第二扩散区域(A1，A2)沿着第一方向(X)突出，以及相对于沟道区域(R1，R2)的中心位置(X6)，公共扩散区域(A3)沿着第一方向(X)突出，公共扩散区域(A3)的突出方向与第一扩散区域和第二扩散区域(A1，A2)的突出方向相反。
7.根据权利要求6所述的非易失性存储单元，其中第一扩散区域(A1)到第一位线(BL-S)的连接包括触点(C1)、接合点(P1)和通孔(V1)，以及公共扩散区域(A3)到感测线(BL-S)的连接包括另一个触点(C3)、另一个接合点(P3)和另一个通孔(V3)。
8.根据权利要求6所述的非易失性存储单元，其中
在第一扩散区域、第二扩散区域和公共扩散区域(A1，A2，A3)的每个区域上布置第一触点、第二触点和第三触点(C1，C2，C3)，这些触点用来将这些区域分别连接至第一位线、第二位线和感测线(BL-1，BL-2，BL-S)；
第一扩散区域(A1)和第二扩散区域(A2)上的第一触点和第二触点(C1，C2)沿第一方向(X)的位置(X4)与沟道区域(R1，R2)的中心位置(X6)相比而言具有相对位移；
公共扩散区域(A3)上的第三触点(C3)沿第一方向(X)的位置(X5)与沟道区域(R1，R2)的中心位置(X6)相比而言具有相对位移，第一触点和第二触点的位移方向与第三触点的位移方向相反。
9.根据权利要求8所述的非易失性存储单元，其中第二位线(BL-2)被布置在第一金属平面(ML1)上，
第一位线(BL-1)和感测线(BL-S)被布置在第二金属平面(ML2)上，
第二金属平面(ML2)通过中间电介质层与第一金属平面(ML1)电绝缘，并且被布置在第一金属平面(ML1)的上方；
第一位线(BL-1)、第二位线(BL-2)和感测线(BL-S)基本上在第二方向(Y)上延伸。
10.根据权利要求9所述的非易失性存储单元，其中在第一金属平面(ML1)内，沿着U形路径(L1-L2-L3-L4)在第一存储晶体管(A)的第一触点(C1)的周围布置第二位线(BL-2)。
11.根据权利要求1所述的非易失性存储单元，其中所述电荷存储元件(CEA，CEB)包括第一绝缘层(O1)、电荷俘获层(N)和第二绝缘层(O2)。
12.根据权利要求6所述的非易失性存储单元，其中第一扩散区域(A1)和公共扩散区域(A3)分别与第一位线(BL-1)和感测线(BL-S)的连接均包括触点(C1；C3)、接合点(P1；P3)和通孔(V1；V3)。
13.一种包括多个根据权利要求1所述的非易失性存储单元的非易失性存储器AND阵列，所述非易失性存储单元中的每一个均包括一对第一存储晶体管和第二存储晶体管(A，B)，以及所述非易失性存储单元被布置在一种具有至少一列和至少一行的结构中，同一至少一列上第一存储晶体管(A)的扩散区域(S/D)均连接至同一条第一位线(BL-1)，同一至少一列上的相关第二存储晶体管(B)的扩散区域连接至同一条第二位线(BL-2)，以及同一至少一列上的第一存储晶体管和第二存储晶体管的公共源极/漏极连接至同一条感测线(BL-S)；
在所述的至少一行上，第一控制栅极线(CG-A)在行方向上延伸，以连接至这个同一至少一行上的每个第一存储晶体管(A)的第一控制栅极元件，以及第二控制栅极线(CG-B)在行方向上延伸，以连接至这个同一至少一行上的每个第二存储晶体管(B)的第二控制栅极元件。
14.一种操作根据权利要求13所述的存储器AND阵列的方法，该操作方法包括：
向非易失性存储单元(50；75)的第一晶体管(A)的控制栅极(CG-A)和沟道区域(R1)之间施加第一电压，以及向非易失性存储单元(50；75)的第二晶体管(B)的控制栅极(CG-B)和沟道区域(R2)之间施加第二电压，第二电压基本上等于第一电压。
15.根据权利要求14所述的操作存储器AND阵列的方法，包括读取操作，该读取操作包括：
感测非易失性存储单元(50；75)的第一晶体管(A)的第一阈值电压(VT，A)和非易失性存储单元(50；75)的第二晶体管(B)的第二阈值电压(VT，B)；
对第一阈值电压和第二阈值电压进行比较；
根据第一阈值电压和第二阈值电压的比较结果来确定所述非易失性存储单元的位值。
16.根据权利要求15所述的操作存储器AND阵列的方法，其中感测阈值电压(VT，A，VT，B)的动作包括：
用感测电压(VS)对感测线(BL-S)进行偏置，以及用读取电压(VR)对非易失性存储单元(50；75)的第一晶体管和第二晶体管(A，B)的控制栅极(CG-A，CG-B)进行偏置。
17.根据权利要求14的操作存储器AND阵列的方法，包括擦除操作，该擦除操作包括：
向非易失性存储单元(50；75)的第一晶体管(A)和第二晶体管(B)的控制栅极(CG-A；CG-B)施加擦除电压(VE)，该擦除电压(VE)是负的，并且基本上在同时向第一位线(BL-1)、第二位线(BL-2)和感测线(BL-S)施加零电压。
18.根据权利要求14的操作存储器AND阵列的方法，包括编程操作，该编程操作包括：
向要被编程的非易失性存储单元(50；75)的第一存储晶体管
(A)的第一控制栅极(CG-A)施加第一编程脉冲(VP)，并且通过在禁止电压(VI)下对共用同一控制栅极线(CG-A)的所有其他不应该被编程的非易失性存储单元(50；75)的第一位线和第二位线及感测线(BL-1’，BL-2’，BL-S’)进行偏置来禁止对这些其他的非易失性存储单元进行编程；
向要被编程的非易失性存储单元(50；75)的第二存储晶体管(B)的第二控制栅极线(CG-B)施加第二编程脉冲(VP)，并且通过在不应该被编程电压(VP)影响的非易失性存储单元(50，50’；75，75’)的第一位线和第二位线及感测线(BL-1，BL-2，BL-S；BL-1’，BL-2’，BL-S’)上施加禁止电压(VI)来禁用共用同一第二控制栅极线(CG-B)的包括不应该被编程电压(VP)影响的非易失性存储单元(50；75)的第二存储晶体管(B)的所有非易失性存储单元(50，50’；75，75’)。
19.根据权利要求14的操作存储器AND阵列的方法，包括编程操作，该编程操作包括：
向共用同一第一控制栅极线(CG-A)的所有非易失性存储单元(50，50’；75，75’)的要被编程的所有第一晶体管(A)的第一控制栅极(CG-A)施加第一编程脉冲(VP)，并且同时通过禁止模式来向共用同一第二控制栅极线(CG-B)的非易失性存储单元(50，50’；75，75’)的所有第二晶体管(B)提供禁止电压(VI)，第二控制栅极线(CG-B)与第一控制栅极线(CG-A)相关；
接下来，对用于禁用所有的第一晶体管(A)和用于禁用其附随的第一晶体管(A)在第一编程脉冲期间被编程的非易失性存储单元的所有第二晶体管(B)的禁止模式进行颠倒；
通过颠倒后的禁止模式，禁用所有的第一晶体管(A)和禁用其附随的第一晶体管(A)在第一编程脉冲期间被编程的非易失性存储单元的所有的第二晶体管(B)；
向其附随的第一晶体管(A)在第一编程脉冲期间被编程的非易失性存储单元的所有的第二晶体管(B)施加第二编程脉冲(VP)。
20.一种包括至少一个根据权利要求1所述的非易失性存储单元的半导体器件。
21.一种包括至少一个根据权利要求13所述的非易失性存储器AND阵列的半导体器件。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110658A (zh) * 2009-12-29 2011-06-29 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102194816A (zh) * 2010-01-20 2011-09-21 三星电子株式会社 用于向共源极线施加独立的偏置电压的半导体装置
CN105051825A (zh) * 2013-03-12 2015-11-11 桑迪士克技术有限公司 共享位线的串架构

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053755B1 (ko) * 2009-06-29 2011-08-02 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 방법
US8384147B2 (en) * 2011-04-29 2013-02-26 Silicon Storage Technology, Inc. High endurance non-volatile memory cell and array
US10262747B2 (en) * 2013-03-12 2019-04-16 Cypress Semiconductor Corporation Method to reduce program disturbs in non-volatile memory cells
US8593427B1 (en) 2013-05-10 2013-11-26 Jinrong Yang System and method for managing display power consumption
US9075612B2 (en) 2013-05-10 2015-07-07 Jinrong Yang System and method for managing display power consumption
US9847109B2 (en) * 2015-12-21 2017-12-19 Imec Vzw Memory cell
KR102649369B1 (ko) 2016-04-11 2024-03-21 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN113728432A (zh) * 2018-12-26 2021-11-30 美光科技公司 具有用于2晶体管垂直存储器单元的共享读取/写入存取线的存储器装置
US11616073B1 (en) * 2021-10-29 2023-03-28 Micron Technology, Inc. Memory device having 2-transistor vertical memory cell and wrapped data line structure

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9217743D0 (en) 1992-08-19 1992-09-30 Philips Electronics Uk Ltd A semiconductor memory device
EP0667026A4 (en) 1992-11-02 1998-10-21 Nvx Corp FLASH MEMORY SYSTEM AND METHODS OF CONSTRUCTING AND USING THE SAME.
US5581501A (en) * 1995-08-17 1996-12-03 Altera Corporation Nonvolatile SRAM cells and cell arrays
US5998263A (en) * 1996-05-16 1999-12-07 Altera Corporation High-density nonvolatile memory cell
US6002610A (en) * 1998-04-30 1999-12-14 Lucent Technologies Inc. Non-volatile memory element for programmable logic applications and operational methods therefor
US6469935B2 (en) * 1999-08-05 2002-10-22 Halo Lsi Design & Device Technology, Inc. Array architecture nonvolatile memory and its operation methods
US6577531B2 (en) 2000-04-27 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
US6549476B2 (en) * 2001-04-09 2003-04-15 Micron Technology, Inc. Device and method for using complementary bits in a memory array
US6925007B2 (en) * 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
CN100423271C (zh) * 2002-05-31 2008-10-01 Nxp股份有限公司 用于非易失性半导体存储器的密集阵列结构
KR100958619B1 (ko) * 2002-12-31 2010-05-20 동부일렉트로닉스 주식회사 엔드 타입 플래시 메모리셀 제조방법
US7170128B2 (en) * 2004-12-02 2007-01-30 Atmel Corporation Multi-bit nanocrystal memory
US7212438B2 (en) * 2005-02-25 2007-05-01 Infineon Technologies Ag Semiconductor device and method of operating a semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110658A (zh) * 2009-12-29 2011-06-29 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102110658B (zh) * 2009-12-29 2013-07-17 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102194816A (zh) * 2010-01-20 2011-09-21 三星电子株式会社 用于向共源极线施加独立的偏置电压的半导体装置
CN102194816B (zh) * 2010-01-20 2015-04-15 三星电子株式会社 用于向共源极线施加独立的偏置电压的半导体装置
CN105051825A (zh) * 2013-03-12 2015-11-11 桑迪士克技术有限公司 共享位线的串架构
CN105051825B (zh) * 2013-03-12 2019-02-05 桑迪士克科技有限责任公司 共享位线的串架构

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