TW200529561A - Clock duty ratio correction circuit - Google Patents

Description

I 200529561 九、發明說明： 【發明所屬之技術領域】 本發明大體上關於一種用於維持一時脈信號以具有1 :丄 工作比的時脈工作比校正電路，且更明確言之，係關於一 種時脈工作比校正電路，其用於電性轉換一内部時脈信 號，且接著使用已轉換電性信號的一位準差產生具有I:!之 預定工作比的内部時脈信號，而與一外部施加時脈信號無 【先前技術】 在半導體裝置中精確地控制一時脈信號之工作比以使 用該時脈信號輸入/輸出資料係很重要的。 一般而言，一具有5〇%工作比的時脈信號已廣泛地使用 在諸如半導體積體電路的數位時脈應用領域中。該5〇% 工作比意指該時脈信號的一高位準係與該時脈信號的一低 位準相同。 因此’ 一工作比校正電路係用以在一半導體裝置中產生 八有5 0 /〇工作比的時脈信號。如果該工作比校正電路接 收一具有除50%外之其他工作比的時脈信號時，其會將該 時脈信號轉換以具有一 5〇%工作比。 圖1係一揭示於美國專利第6,518,8〇9號中的一時脈工作 比校正電路之方塊圖。圖2是圖1之詳細電路圖。 時脈工作比校正電路包含一高脈衝對電荷轉換器丨丨、一 低脈衝對電荷轉換器12、一電荷差分器13、一數位轉換器 邏輯14及一解碼器15。 93871.doc -6 - 200529561

脈衝對電荷轉換器1 1與12將來自一時脈驅動電路（未顯 示）輸出之時脈信號CLK—0UT的—高位準脈衝寬度與一低 位準脈衝寬度，分別轉換成一電壓位準。被轉換成一電壓 位準之時脈信號係與一先前在電荷差分器13中設定的一參 考電壓VREF比車交。電荷差分器π產生驅動信號STAR^ STOP回應該比較結果，以驅動數位轉換器邏輯14。數位轉 換杰邏輯14施行一一進制計數操作以回應驅動信號STAR丁 與STOP，且輸出一具有複數個位元之計數信號至解碼器 1 5。解碼器1 5根據一計數值輸出一用於校正該時脈信號 CLK一OUT之工作比的控制信號PU/UD到時脈驅動電路（未 ”、、員示）。控制彳§號PU/pd會開/關該時脈驅動電路的一 pu/pD M〇S(未顯示），且控制該時脈信號CLK—〇1;丁使其具有5〇% 的工作比。 習知時脈工作比校正電路調節工作比，係藉由控制在時 脈驅動單元中用於產生一時脈信號之M0S電晶體的大小。 而’控制M0S電晶體大小的方法會使校正解析度降低， 且其應用在一用於接收差分時脈信號之系統中係不適當。 此外，圖1之時脈工作比校正電路具有比一直接比較方法 更夕之比車父錯誤，因為其以先前設定之參考電壓比較該脈 衝至電何轉換器11與12之輸出電壓。同時，圖1之時脈工作 比板正電路具有較大之功率消耗，因為其使用二比較器比 較電壓，如圖2所示。 【發明内容】 因此’本發明的一目的在於提供一已改進的時脈工作比 9387l.doc 200529561 杈正電路，用於在一使用差分時脈信號之半導體裝置中， 校正-具有低功率消耗之高解析度工作比，因而使得該半 導體裝置即使在高頻下也能夠穩定地操作。 ^在八體實％例中，-時脈工作比校正電路包含一時脈 緩街器單a 冑荷幫浦單元、-比較控制單元、-電壓 比較單元、一計數器及一D/A轉換器。 該時脈緩衝器單元使用一工作比校正信號的電壓位準 差杈正差刀内部時脈信號之工作比。該電荷幫浦單元 將該差刀K5 a夺脈信號轉成一與該差分内#時脈信號之脈 衝寬度對應的電壓位準，以回應_幫浦控制信號。該比較 控制單元輸出該幫浦控制信號與—比較控制信㉟，以回應 該差刀内4時脈彳§號。該電壓比較單元藉由比較從該電荷 幫浦單疋輸出之信號的一電壓位準而啟動一計數控制信 號，以回應該比較控制信號。該計數器藉自—就單位增 加或減少複數個位元計數器信號，以回應該計數控制信 5虎。該D/A轉換器依一預定比例分配一參考電壓以回應該計 數器L號’且輸出該工作比校正信號。 【實施方式】 本發明將參考附圖詳細說明。 圖3係依據本發明一具體實施例之時脈工作比校正電路 的方塊圖。 在一具體貫施例中，時脈工作比校正電路包括一上升時 脈緩衝器100、一下降時脈緩衝器20〇、一電荷幫浦單元 3 00、一比較控制單元4〇〇、一電壓比較單元5〇〇、一計數器 93871.doc 200529561 600與一 D/A轉換器700。 上升時脈緩衝器100與下降時脈緩衝器200根據由D/A轉 換器700施加之工作比校正信號RVREF/F VREF的電壓位 準，校正差分内部時脈信號iRCLK與iFCLK以具有1 : 1之工 作比，而與從外部輸入的差分時脈信號CLK與CLKB的工作 比無關。接著，時脈緩衝器100與200藉由使用該等工作比 校正信號RVREF/FVREF之電壓位準差，改變串聯至一用於 接收差分時脈信號CLK與CLKB之NMOS電晶體的一 NMOS 電晶體之邏輯限定值。結果，流過對應NMOS電晶體的電流 量受控制，且該差分内部時脈信號iRCLK與iFCLK之工作比 得以校正。上述上升時脈緩衝器100與下降時脈緩衝器200 緩衝時脈信號CLK與CLKB。雖然上升時脈緩衝器100之配 置係與下降時脈緩衝器200相同，工作比校正信號 RVREF/FVREF與差分時脈信號CLK/CLKB係施加於不同位 置。 當作為幫浦控制信號的一致動信號EN與一重置信號RST 被啟動時，電荷幫浦單元300將由時脈緩衝器1〇〇與200輸出 之差分内部時脈信號iRCLK與iFCLK，轉成與信號iRCLK與 iFCLK之脈衝寬度對應的電壓位準RCKVO與FCKVO。電荷 幫浦單元300預充電該等輸出信號以具有相同電壓位準。 比較控制單元400在一預定循環中產生幫浦控制信號eN 與RST及一比較控制信號CMPJPU，以回應内部時脈信號 iRCLK，且分別輸出該等信號至電荷幫浦單元300與比較單 元5 00。如果差分内部時脈信號iRCLK與iFCLK之工作比匹 93871.doc 200529561 配完成，比較控制單元400改變幫浦控制信號ΕΝ與RST及比 較控制信號CMP_PU的產生循環。 當比較控制信號CMP_PU被啟動時，電壓比較單元500比 較來自電荷幫浦單元300而被轉成電壓位準的輸出信號 RCKVO與FCKVO，且視比較結果選擇性地啟動計數控制信 號 INC 或 DEC。 計數器600輸出一具有複數個位元N之計數信號 CNT<0:N-1>，且施行一二進制計數操作，用於以「1」增 加或減少計數信號CNT<0:N-1>的大小，以回應計數控制信 號INC與DEC 〇即，如果在計數控制信號INC被啟動至一高 位準時，計數器600以「1」加入計數信號CNT，且如果計 數信號DEC係啟動至一高位準時，以「1」減少計數信號 CNT 〇 D/A轉換器700將參考電壓VDD依一預定比分配，以回應 由計數器600提供之N位元計數信號CNT<0:N-1>，且輸出經 分配之信號至轉換器100與200，該等信號係具有類比電壓 位準之工作比校正信號RVREF/F VREF。接著，D/A轉換器 700選擇性地開/關複數個並聯之被動電阻裝置，回應計數 信號CNT<0:N-1>以輸出2N個電壓位準。結果，流過該等被 動電阻裝置的電流量受控制，且工作比校正信號RVREF與 F VREF的類比電壓位準得以調節。 圖4係圖3之上升時脈緩衝器100的詳細電路圖。 上升時脈緩衝器100包括傳輸閘TG1與TG2、NMOS電晶 體N1至N5，及反相器IV1。連接電源電壓端VDD與輸出節 93871.doc -10- 200529561 點A之傳輸閘TGI，回應致動信號ΕΝ與一節點B的信號而開 /關。連接電源電壓端VDD與輸出節點B之傳輸閘TG2，回 應節點B的信號與致動信號EN而開/關。串聯在輸出節點A 與C間之NMOS電晶體N1與N2,其具有閘以分別接收時脈信 號CLK與工作比校正信號RVREF。串聯在輸出節點B與C間 之NMOS電晶體N3與N4，其具有閘以分別接收時脈信號 CLKB與工作比校正信號FVREF。在節點C與一接地電源間 連接之NMOS電晶體N5具有閘以接收致動信號EN。反相器 IV1反轉輸出節點A的信號，且輸出該内部時脈信號iRCLK。 下降時脈緩衝器200具有與上升時脈緩衝器100相同的配 置。然而，在下降時脈緩衝器200中，差分時脈信號 CLK/CLKB與工作比校正信號RVREF/FVREF係以彼此相反 的方向提供。因此，下降時脈緩衝器200在此並未顯示。 圖5係圖3之電荷幫浦單元300的詳細電路圖。 電荷幫浦單元300包含一 AND閘AD1、一第一電壓轉換單 元302、一第二電壓轉換單元304及一輸出電壓等效單元 306 ° AND閘AD1啟動第一電壓轉換單元3 02與第二電壓轉換 單元304，以回應作為幫浦控制信號之致動信號EN與重置 信號RST。AND閘AD1在致動信號EN與一已反轉之重置信 號/RST上施行一AND操作，且將操作結果輸出至第一電壓 轉換單元302與第二電壓轉換單元304。 當來自AND閘AD 1之輸出信號被啟動時，第一電壓轉換 單元302將内部時脈信號iRCLK轉成與信號iRCLK之脈衝寬 93871.doc 200529561 度相對應的電壓位準RCKVO。第一電壓轉換單元302包括 電阻R1與R2、NMOS電晶體N6與N7、及一電容器C1。電阻 R1連接電源電壓端VDD與節點D。串聯在節點D與一接地電 壓端間之NM0S電晶體N6與N7，具有閘以接收内部時脈信 號iRCLK與來自AND閘AD1的輸出信號。電阻R2連接在節 點D與輸出節點E間。電容器C 1係連接在輸出節點E與接地 電壓端之間。 當來自AND閘AD1之輸出信號被啟動時，第二電壓轉換 單元304將内部時脈信號iFCLK轉成與信號iFCLK之脈衝寬 度相對應的電壓位準FCKVO。第二電壓轉換單元3 04包含電 阻R3與R4、NMOS電晶體N8與N9、及一電容器C2。電阻R3 連接電源電壓端VDD與節點F間。串聯在節點F與一接地電 壓端間之NMOS電晶體N8與N9具有閘以分別接收内部時脈 信號iFCLK與來自AND閘AD1的輸出信號。電阻R4連接在 節點F與輸出節點G間。電容C2係連接在輸出節點G與接地 電壓端之間。 當來自AND閘AD1之輸出信號被啟動時，輸出電壓等效 單元306預充電該等輸出節點e與G之電壓至相同的位準。 輸出電壓等效單元3 06包含一用於反轉來自AND閘AD1之 輸出信號的反相器IV2、及一NMOS電晶體N10，其在輸出 節點E與G間連接，且具有閘以接收來自反相器以2的輸出 信號。 圖6係圖3之電壓比較單元500之詳細電路圖。 電壓比較單元500包括一比較器CMP1、NAND閘ND1與 93871.doc •12- 200529561 ND2及反相器IV3與IV4。比較器CMP1比較來自電荷幫浦單 元300之輸出信號的電壓位準rcKVO與FCKVO。NAND閘 ND1在比較控制信號CMP_PU與比較器CMP1之輸出信號上 施行一 NAND操作。NAND閘ND2在比較控制信號CMP_PU 與來自比較器CMP1已反轉之輸出信號上施行一 NAND操 作。反相器IV3將來自NAND閘ND1的一輸出信號反轉，且 輸出計數控制信號INC用於以「1」增加計數器600的計數操 作。反相器IV4將來自NAND閘ND2的一輸出信號反轉，且 輸出計數控制信號DEC用於以「1」減少計數器600的計數 操作。因此，當比較控制信號CMP_PU被啟動時，如果電壓 位準RCKVO高於電壓位準FCKVO，計數控制信號INC被啟 動至一高位準；且如果電壓位準FCKVO高於電壓位準 RCKVO，計數控制信號DEC被啟動至一高位準。 圖7係圖3之D/A轉換器700之詳細電路圖。 D/A轉換器700包含一第一校正信號產生單元710與一第 二校正信號產生單元720。第一校正信號產生單元710控制 被動電阻裝置的開/關操作，以回應計數信號 CNT<0:N-1>/CNTB<0:N-1>與計數信號 CNT<0:N-1>/CNTB <0:N-1>之補數，且輸出一工作比校正信號RVREF。第二校 正信號產生單元720控制與第一校正信號產生單元710相反 之被動電阻裝置的開/關操作，以回應計數信號 CNT<0:N-1>/CNTB<0:N-1>與計數信號CNT<0:N-1>/CNTB <0:N-1>之補數，且輸出一工作比校正信號FVREF。 第一校正信號產生單元710包含一第一分壓單元712與一 9387l.doc 13 200529561 第二分壓單元714，及一校正信號輸出單元716。第一分壓 單元712控制串聯之被動電阻裝置的開/關操作，以回應計 數信號CNT<0:N-1>/CNTB<0:N_1>。第二分壓單元714控制 串聯之被動電阻裝置的開/關操作，以回應計數信號 CN丁<0··N_1>/CNTB<0:^M>之補數。校正信號輸出單元716 根據第一分壓單元712與第二分壓單元714所分配之參考電 壓，將工作比校正信號RVREF輸出。 第一分壓單元712包含電阻R5至R10、傳輸閘TG3至TG7 及NMOS電晶體Nil。電阻R5至Rl〇串聯在電源電壓端vDD 與一節點I間，且各電阻係比基本電阻r大1(2〇)、2(2!)、 4(22)、8(23)，…，2N]倍。在此，串聯電阻之數目係根據計 數器600之計數信號CNT<0:N_1>/CNTB<0:N-1>的位元數而 決定。在本發明一具體實施例中，係使用5位元之計數信號 CNT<0:N-1>/CNTB<0:N-1>。傳輸閘 TG3至 TG7係與電阻R5 至R9 —對一地並聯，且回應計數信號cnT<〇:4>與 CNTB<0:4>而開/關，以調節電源電壓端VDD與節點j間之電 阻。例如，當計數信號〇>!丁<0:4>係「01111」時，傳輸閘 TG3至TG6開啟，但傳輸閘TG7關閉。結果，在電源電壓端 VDD與節點I間之電阻係i6R+32R=48R。 第二分壓單元714包含電阻rii至R16及傳輸閘TG8至 TG12。電阻R11至R14係串聯在節點間，且位置與圍繞 節點I之電阻R5至R10對稱，且各電阻係比基本電阻R大 1(2〇)、2(21^ 4(22)、8(23)，…，2N·1 倍。傳輸閘 TG8 至 TG12 係與電阻R11至R15 —對一地並聯，且回應計數信號 9387l.doc 14 200529561 CNT<0:4>與CNTB<0:4>而開/關，以調節該等節點I與J間之 電阻。在此，傳輸閘TG8至TG12接收與傳輸閘TG3至TG7 相反的計數信號CNT<0:4>及CNTB<0:4>，且施行與傳輸閘 TG3至TG7相反之開/關操作。例如，當計數信號CNT<0:4> 係「01111」時，傳輸閘TG8至TG11關閉，但傳輸閘TG12 開啟。結果，在節點I與J間之電阻係8R + 4R + 2R + R +32 R =47R。 因此，當計數信號CNT<0:4>係「01111」時，從第一校 正信號產生單元710輸出之工作比校正信號RVREF的電 壓，成為（47R/(48R+47R)) X VDD = 0.495VDD。連接在節 點J與接地電壓端間之NMOS電晶體Nil具有閘以接收一致 動信號DCCEN。該致動信號DCCEN在DRAM的一自行更新 模式（IDD6模式）中被啟動至一低位準，且中斷了流經電阻 R5至R16之電流。 校正信號輸出單元716包括一電阻R1 7及一電容器C3。電 阻R17連接在節點I與一輸出節點間，且電容器C3連接在該 輸出節點與接地電壓端間。 在與第一校正信號產生單元710比較時，第二校正信號產 生單元720施行與第一校正信號產生單元710相反的開/關 操作。其他配置與操作原理係與第一校正信號產生單元710 相同。 當計數信號CNT<0··4>係「01111」時，從第二校正信號 產生單元720輸出之工作比校正信號FVREF，成為（48R/ (48R+47R)) X VDD = 0.505VDD。 93871.doc -15- 200529561 依此方式，D/A轉換器700藉由調節介於電源電壓VDD與 節點I間以及節點I與J間的電阻，控制工作比校正信號 RVREF 與 FVREF，以回應計數信號 CNT<0:4>/CNTB<0:4> 與其等之補數。 圖8係顯示依據本發明一具體實施例之時脈工作比校正 電路的操作的圖式。 當該外部時脈信號CLK係在0.55 X tCK工作比施加時，在 時脈工作比校正電路之初始操作中，從上升時脈緩衝器100 與下降時脈緩衝器200輸出的内部時脈信號iRCLK與iFCLK 分別成為 〇·55 X tCK與 0.45 X tCK。 當致動信號ΕΝ被啟動成「高」且重置信號RST被啟動成 「低」，如果内部時脈信號iRCLK與iFCLK被施加於電荷幫 浦單元300時，視内部時脈信號iRCLK與iFCLK的脈衝寬度 而定，NMOS電晶體N6開啟之週期與NMOS電晶體N8開啟 之週期將不同。如果，相對應之電容器C1與C2的電壓係不 同。意即，因為由NMOS電晶體N6與N8洩漏之電流量有差 異，洩漏大量電流的第一電壓轉換單元302之電壓位準 RCKVO，變得比第二電壓轉換單元304的電壓位準FCKVO 低。結果，比較器CMP1的輸出變「低」。 因為比較器CMP1的輸出係「低」，當比較控制信號 CMPJPU被啟動成「高」時，計數控制信號INC變「低」且 計數控制信號DEC變「高」，且該等信號INC與DEC被提供 至計數器600。 計數器600根據計數控制信號DEC之啟動將計數減少 93871.doc -16- 200529561 厂1 j 〇 例如’當計數器600之初始計數信號CNT<0:4>S「〇iiu 時’計數控制信號DEC的應用將計數信號CNT<0:4>變成 「01110」，如圖8中所示。 當計數信號CNT<0:4：M^、「〇Π11」時，在第一分壓單元 712中之傳輸閘丁〇3至丁06開啟且傳輸閘丁〇7關閉，用於接 收計數信號CNT<0:4>，且在電源電壓端VDD與節點j間的電 阻成為48R(16R+32R)。在用於接收計數信號CNT<0:4>之補 數的第二分壓單元714中，傳輸閘TG8至TG11關閉且傳輸閘 TG12開啟，而在節點！與j間的電阻變成47R (8R +4 2R + 1R + 3 2R)。結果，工作比校正信號rvref之初始電壓位準 變成 47R/(48R + 47R) X VDD = 0.495VDD。 然而’因為第二校正信號產生單元720的傳輸閘施行與第 一校正信號產生單元710相反的開/關操作，工作比校正信 號FVREF的初始電壓位準變成（48R/(48R + 47R)) X VDD = 0-505VDD 〇 以此方法，雖然工作比校正信號F VREF與RVREF的初始 電壓差顯示為〇· 〇1 VDD，在圖8中所示之電麼位準幾乎相 同。 然而’如果計數控制信號dec的應用將計數信號 CNT<0:4>變成「01110」時，傳輸^TG4至TG6開啟且傳輸 閘TG3與TG7關閉，且在電源電壓端與節點I間的電阻增加 成為49R(16R + 1R+ 32R)。接著，傳輸閘TG9至TGI 1關閉 且傳輸閘TG8與TG12開啟，而在節點I與j間的電阻增加成 93871.doc 200529561 46R(8R + 4R + 2R + 3 2R)。結果，工作比校正信號RVREF 之電壓位準變成（46R/(49R+46R)) X VDD = 0.484VDD，而 工作比校正信號FVREF的電壓位準變成（49R/(49R+46R)) X VDD = 0·516 VDD。二信號之電壓位準差增加至0.032 VDD。 如果工作比校正信號RVREF的電壓位準在上升時脈緩衝 器100中降低，NMOS電晶體N2之臨限電壓變低，且内部時 脈信號iRCLK的脈衝寬度會減少一些。另一方面，工作比 校正信號FVREF的電壓位準在下降時脈緩衝器200中增 加，且内部時脈信號iFCLK的脈衝寬度增加一些。因此， 内部時脈信號iRCLK與iFCLK的工作比被校正一點。 然而，因為内部時脈信號iRCLK與iFCLK之工作比未完全 校正，在電荷幫浦單元300之輸出電壓RCKVO與FCKVO中 的位準差變小，但計數控制信號DEC持續藉由該位準差以 一高脈衝產生。 由於計數控制信號DEC持續地啟動，計數信號CNT<0:4> 持續地減少「1」。計數信號CNT<0:4>的逐漸減少，會增加 工作比校正信號FVREF與RVREF的電壓位準差。在工作比 校正信號FVREF與RVREF位準差的增加會持續，直到内部 時脈信號iRCLK與iFCLK之工作比被完全校正。 如果工作比校正完成，比較控制單元400改變幫浦控制信 號EN、RST及比較控制信號CMP_PU的產生循環。 如果與初始狀態相反，内部時脈信號iFCLK的脈衝寬度 變得比内部時脈信號iRCLK大，電荷幫浦單元300的電壓位 93871.doc -18- 200529561 號INC被啟動至一高脈衝，以「i」增加計數信號CNT<〇:4〉， 且再度調節工作比校正信號^从尺即與rVrEF的電壓位準以 校正工作比。 在本發明一具體實施例中，争聯至用於接收時脈信號 CLK/CLKB之NMOS電晶體的NMOS電晶體之臨限電壓被調 節。結果，内部時脈信的工作比被完全地 維持著，而不受外部時脈信號CLK/CLKB之工作比的影響。 如先前之討論，依據本發明一具體實施例的一時脈工作 比校正電路電性轉換内部時脈信號，且使用已轉換電性信 號的位準差來產生具有丨：丨之工作比的内部時脈信號，不受 外。f5 %加時脈信號之影響。因此，能在一半導體裝置中使 用一差分時脈信號以低功率消耗校正高解析度的工作比， 因而使得該半導體裝置即使在高頻下亦能穩定地操作。 雖然本發明允許有各種修改及替代性形式，在本文中已 藉由實例在圖中顯示及詳細說明特定之具體實施例。然 而，應瞭解本發明不受限於所揭示之特定形式。而是本發 明涵蓋落入由隨附申請專利範圍所界定之本發明精神與範 疇内的所有修改、等效物及替代物。 【圖式簡單說明】 本發明之其他特點與優勢在㈣以上詳細說明且參考附 圖後將可明瞭，其中： 圖1係一習知時脈工作比校正電路之方塊圖； 圖2係圖1之詳細電路圖； 圖3係依據本發明—具體實施例之時脈卫作比校正電路 93871.doc 19 200529561 的方塊圖； 圖4係圖3之上升時脈緩衝器料細電路圖； 圖5係圖3之電荷幫浦單元的詳細電路圖； 圖6係圖3之電壓比較單元的詳細電路圖； 圖7係圖3之D/A轉換器的詳細電路圖；及 圖8係顯示依據本發明一具體實施例之時脈工作比校 電路的操作圖式。 【主要元件符號說明】 11 高脈衝對電荷轉換器 12 低脈衝對電荷轉換器 13 電荷差分器 14 數位轉換器邏輯 15 解碼器 100 上升時脈緩衝器 200 下降時脈緩衝器 300 電荷幫浦單元 302 第一電壓轉換單元 304 第二電壓轉換單元 306 輸出電壓等效單元 400 比較控制單元 500 電壓比較單元 600 計數器 700 D/A轉換器 710 第一校正信號產生單元 93871.doc 200529561 712 714 716 720 ADI Cl 至 C3 CLK CLK_OUT CLKB CMP1 CMP^PU CNT CNTB DCCEC DEC EN FCKVO FVREF iFCLK iRCLK INC IV1 至 IV4 N1 至 Nil ND1 第一分壓單元 第二分壓單元 校正信號輸出單元 第二校正信號產生單元 AND閘 電容器 時脈信號 時脈信號 時脈信號 比較器 比較控制信號 計數信號 計數信號 致動信號 計數控制信號 致動信號/控制信號 輸出信號/電壓位準 工作比校正信號 差分内部控制信號 差分内部控制信號 計數控制信號 反相器 NMOS電晶體 NAND 閘 93871.doc -21 - 200529561 ND2 NAND 閘 PU/PD 控制信號 R 基本電阻 R1 至 R17 電阻 RCKVO 輸出信號/電壓位準 RST 重置信號/控制信號 RVREF 工作比校正信號 START 驅動信號 STOP 驅動信號 TGI 至 TG12 傳輸閘 VDD 電源電壓端/參考電壓 VREF 參考電壓 A至J 節點 93871.doc -22-

Claims (1)

1. 200529561 十、申請專利範圍： 1. 一種時脈工作比校正電路，其包含： 之電壓位 一時脈緩衝器單元’其使用一工作比校正信號 準差用於校正一差分内部時脈信號之工作比； -電何幫浦單元，其用於將該差分内部時脈信號轉換成 與該差分内部時脈信號之脈衝寬度對應的一電壓位準 以回應一幫浦控制信號； -比較控制單元，其用於輸出該幫浦控制信號與一比較 控制信號，以回應該差分内部時脈信號； 一電壓比較單元，其藉由比較從該電荷幫浦單元轉換的 該電壓位準’用以啟動—計數控制信號，以回應該比較控 制信號； 一計數器，其用於藉由一預定單位增加或減少複數個位 兀計數器信號，以回應該計數控制信號；及 D/A轉換器，其用於依一預定比分配一參考電壓，以 回應該計數器信號且輸出該工作比校正信號。 2 ·如申凊專利範圍第丨項之電路，其中該時脈緩衝單元係藉 由根據該等工作比校正信號的一電壓位準差，來改變一第 二MOS電晶體之臨限電壓，該第二M〇s電晶體係串聯至一 用於接收一外部輸入差分時脈信號的第一 M〇s電晶體，且 控制流經該第一 MOS電晶體與該第二MOS電晶體之電流 量’以校正該差分内部時脈信號之工作比。 3 ·如申請專利範圍第2項之電路，其中該時脈緩衝器單元包 含： 93871.doc 200529561 上升時脈緩衝器， 器’其用於根據該等工作比校正信號的

   時脈信號之一工作比。 一電壓位準差，； 時脈信號之一工

   、/、$第内α卩時脈彳5號之該脈衝寬度對應的一電壓位 一第二電壓轉換單元，其用於當該幫浦控制信號被啟動 時，將該等差分内部時脈信號的一第二内部時脈信號轉換 成與該第二内部時脈信號之該脈衝寬度對應的一電壓位 準；及 一輸出電壓等效單元，其用於當該幫浦控制信號未被啟 動時，預充電該第一電壓轉換單元的一輸出位準，使其與 該第二電壓轉換單元相等。 5·如申請專利範圍第丨項之電路，其中該比較控制單元在該 差分内部時脈信號之該工作比被校正後，改變該幫浦控制 信號與該比較控制信號之產生循環。 6.如申請專利範圍第！項之電路，其中該d/a轉換器包含： 一第一校正信號產生單元，其用於藉由根據該計數信號 與該計數信號的一補數，而控制被動電阻裝置的開/關操 93871.doc 200529561 作來輸出一第一工作比校正信號；及 一第二校正信號產生單元，苴用 平几具用於猎由根據該計數信號 與該計數信號的一補數，而控制與該第一校正 元相反之被動電阻裝置的開/關操作來輸出一第二工作比 校正信號。 7.如申請專利範圍第6項之電路，i中 p τ ,太士 Τ谷該弟一校正信號產 生單元與該第二校正信號產生單元包含： 一第一分壓單元，其包含複數個串聯之第一電阻裝置及 複數個與該等第一電阻裝置一對一相對應之傳輸閘，該等 複數個傳輸閘係與該等相對應之電阻裝置並聯且回應該 計數信號而開/關，且用於控制流經該等第一電阻裝置之 電流量； 第一为壓早元’其包含複數個串聯之第二電阻裝置及 複數個與該等第二電阻裝置一對一相對應之傳輸閘，該等 複數個傳輸閘係與該等相對應之電阻裝置並聯且回應該 5十數信號的一補數而開/關，且用於控制流經該等第二電 阻裝置之電流量；及 一校正信號輸出單元，其用於根據由該第一分壓單元與 該第二分壓單元所分配的一參考電壓來輸出該工作比校 正信號。 93871.doc