TW200529240A - Semiconductor device - Google Patents

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Shuji Nakaya
Mitsuaki Hayashi
Masakazu Kurata
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Matsushita Electric Industrial Co Ltd
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200529240 九、發明說明： 【發明所屬之技術領域】 本發明係關於具備有可以利用遮罩進行程式規劃之 R0M(Mask Programmable ROM)之半導體裝置 【先前技術】 在習知之半導體裝置中，例如有專利文獻1所揭示 在此文獻之第2頁段落0002〜0006與圖2中，揭示有 方式之遮罩ROM的構造。 圖9為表示上述接觸方式之遮罩ROM之構造的電路 接觸方式之遮罩ROM係指使記憶單元電晶體之汲極連 不連接到位元線分別對應到記憶資料之” 0 ”和” 1 ”。該 R 0 Μ可以利用遮罩進行程式規劃。 習知半導體裝置如圖9所示，其構成包含有記憶單 列1、行解碼器2、感測放大器3、充電用電晶體4、 緩衝電路6、閂鎖電路1 5。 記憶單元陣列1之構成為將複數之由Ν型M0S電晶 構成之記憶單元M i j ( i =卜m，j = ：!〜η )配置成為矩陣狀。 單元M i j之i值為相同之記憶單元，亦即排列於列方 記憶單元的閘極，共同地連接到字線選擇> W L i ( i = 1〜m )。另外，該記憶單元M i j之源極係連接到 電位之佈線。其汲極在記憶單元之記憶資料為” 0 ”之 下，連接到位元線B L j ( j = 1〜η )，而在記憶單元之記憶 為” 1 ”之情況下，成為浮動狀態。 行解碼器2係包含Ν型Μ 0 S電晶體C j ( j = 1〜η )。Ν型 312ΧΡ/發明說明書(補件)/94-04/94100214
遮罩 者。 接觸 圖。 接或 遮罩 元陣 輸出 體所 記憶 向之 丨言號 接地 情況 資料 M0S 5 200529240 電晶體 C j ( j = 1〜η )之没極為共同地連接，其源極連接到位 元線 B L j (卜卜η )，其之閘極分別連接到行選擇信號 CLj( jM 〜η)。 感測放大器3係包含緩衝電路。其輸入連接到構成行解 碼器2之Ν型Μ 0 S電晶體C j ( j = 1〜η )的汲極，其輸出連接 到閂鎖電路1 5之輸入端D。
預充電用電晶體4係包含Ρ型M0S電晶體。預充電用電 晶體4之閘極連接到充電控制信號PCLK，其源極連接到具 有電源電位之電源端子，其汲極連接到構成行解碼器2之 Ν型Μ 0 S電晶體C j ( j = 1〜η )的汲極。 輸出緩衝電路6中，其輸入連接到閂鎖電路1 5之輸出端 Q，其輸出連接到輸出端OUT。 閂鎖電路1 5中，其輸入端子連接到感測放大器3之輸出 端，當問鎖控制信號LCLK為「L」、而問鎖控制信號NLCLK 為「Η」時，將與輸入端D之信號為相同邏輯之信號輸出到 輸出端Q。另外，當閂鎖控制信號LCLK為「Η」、而閂鎖控 制信號NLCLK為「L」時，保持輸出端Q之輸出狀態。 對於以上述方式構成之半導體裝置，例如對於讀出記憶 單元Μ 1 1之資料的動作，係使用圖1 0之時序圖進行說明。 在行選擇信號CL j ( j = 1〜η )中，設定行選擇信號CL 1成為 「Η」位準，使行選擇信號CL2〜CLn成為「L」位準。藉此， 構成行解碼器2之N型河03電晶體（：』（卜：1〜11)中，設定\ 型M0S電晶體C1成為0N狀態，其他之N型M0S電晶體C2 至Cn成為OFF狀態。 6 312XP/發明說明書(補件)/94-04/94100214 200529240 其次，使預充電控制信號PCLK在Τρ期間成為「L」位準， 並使預充電用電晶體4只在一定期間Tp成為0N狀態。藉 此，位元線B L1被充電而成為「Η」位準。 在位元線 B L1 成為「Η」位準後，在字線選擇信號 WLi(i = l〜n〇* ，使字線選擇信號WL1從「L」位準變為「Η」 位準，其以外之字線選擇信號W L 2〜W L m則保持為「L」位準。
藉此，在記憶單元Μ 1 1之汲極連接到位元線B L 1之情況 下，被充電至位元線B L 1之電荷藉由記憶單元Μ 1 1放電， 使位元線B L1成為「L」位準，感測放大器3之輸入亦成為 「L」位準。另外，對於閂鎖電路1 5之閂鎖控制信號LCLK 和NLCLK，當字線選擇信號WLi ( i Μ〜m)中之1個之字線被 選擇時，閂鎖控制信號LCLK成為「L」位準，閂鎖控制信 號NLCLK成為「Η」位準。因此，感測放大器3之輸出成為 「L」位準，閂鎖電路1 5之輸出Q成為「L」位準，從輸出 緩衝電路6之輸出端0 U 丁讀出「L」（在圖1 0以虛線表示）。 另外，在記憶單元Μ 1 1之汲極未連接到位元線B L 1之情 況下，被充電至位元線B L 1之電荷，不會藉由記憶單元Μ 1 1 放電，位元線B L1維持「Η」位準，感測放大器3之輸入亦 成為「Η」位準。另外，對於閂鎖電路1 5之閂鎖控制信號 LCLK和NLCLK，在字線選擇信號WLi ( i = ：!〜m)中之1個字線 被選擇時，閂鎖控制信號LCLK為「L」位準，閂鎖控制信 號N L C L K為「Η」位準。因此，感測放大器3之輸出成為「Η」 位準，閂鎖電路1 5之輸出Q成為「Η」位準，從輸出緩衝 電路6之輸出端OUT讀出「Η」（在圖1 0以實線表示）。 312ΧΡ/發明說明書(補件)/94-04/94100214 200529240 專利文獻1 :日本專利特開平6 - 1 7 6 5 9 2號公報（第2頁， 第2圖） 專利文獻2 :日本專利特開昭6 1 _ 2 5 5 0 3 5號公報（第1至 2頁，第2圖） 專利文獻3 :日本專利特開平4 - 3 4 7 9 9號公報（第1至2 頁，第3圖）
習知之半導體裝置係具有以下之問題。記憶資料之 或” 1”、與記憶單元電晶體之汲極是否連接到位元線之關係 乃被固定。因此，在記憶資料之’’ 0 ”較多的情況下，記憶單 元電晶體之汲極與位元線之連接變多。 近年來由於藉由處理之多層佈線化而使記憶單元之構 造成為短TAT(turn around time:周轉時間），所以增加了 記憶單元電晶體之汲極與位元線之間的佈線步驟和 V i a (經由）步驟。另外，由於處理之微細化，在連接記憶單 元電晶體之汲極和位元線之佈線步驟和V i a步驟，容易發 生連接不良之問題。因此，當記憶單元電晶體之汲極與位 元線之連接較多時，會使產率降低。 因此提案有一種方法，係在遮罩 ROM之感測放大器之 後，追加使資料反轉之電路，經由變更記憶資料與記憶單 元電晶體對位元線之連接的邏輯，可以使記憶單元電晶體 之汲極與位元線的連接變少。 但是，會有所謂增加控制電路之問題。另外，亦有因為 依半導體裝置所裝載之遮罩ROM和各個輸出而邏輯不同， 所以在解析時，資料” 0 ”為記憶單元電晶體之汲極連接或不 8 312XP/發明說明書(補件)/94-04/941002 ] 4 200529240 連接到位元線的資訊管理變為困難之問題。此外，在可以 變更邏輯之遮罩R 0 Μ的I P (智慧財產）無法取得之情況時， 會有無法減少記憶單元電晶體之汲極與位元線之連接的問 題。 【發明内容】
本發明係用來解決上述習知之問題，其目的為提供一種 半導體裝置，可以抑制電路之增加，可並進行邏輯之變更 使記憶資料之” 0 ”或” 1 ’’之較少的一方，成為記憶單元電晶 體之汲極連接到位元線，經由使記憶單元電晶體之汲極與 位元線之連接變少，可以防止產率之降低。 進一步，本發明之目的在於提供一種半導體裝置，可以 容易地確認複數之記憶單元電晶體之資料是以正邏輯或負 邏輯被記憶。 本發明之半導體裝置具備有：複數之位元線；複數之字 線，被配置成分別與位元線交錯；複數之記憶單元電晶體， 被配置在複數之位元線與複數之字線的各個交錯點，各個 之閘極連接到字線，並記憶因汲極與位元線連接或非連接 而不同之資料；字線選擇電路，係從複數之字線中選擇一 根之字線；位元線選擇電路，係從複數之位元線中選擇一 根之位元線；感測放大器，係用於讀出與字線選擇電路所 選擇之字線和位元線選擇電路所選擇之位元線對應的記憶 單元電晶體之資料，而判定藉由位元線選擇電路所選擇之 位元線的位準；資料保持電路，將感測放大器之輸出進行 輸入，並具有正邏輯和負邏輯之2個輸出端子；和輸出電 9 312ΧΡ/發明說明書(補件)/94-04/94100214 200529240 路，其輸入端子連接到資料保持電路之2個輸出端子中的 任一方之輸出端子。 若依照此種構造，僅變更與輸出電路之輸入端子連接之 資料保持電路的輸出端子，不需要追加電路，就可以進行 邏輯之變更，而使記憶資料之” 0 ”或” 1”的較少一方成為使 記憶單元電晶體之汲極連接到位元線。因此，記憶單元電 晶體之汲極與位元線之連接（接觸部）可以減少，則可防止 產率之降低。
在本發明中，最好使記憶單元電晶體之汲極和位元線之 連接/非連接，係藉由電氣性地連接汲極與位元線之間的第 1接觸部之形成/非形成所形成，資料保持電路之一方之輸 出端子與輸出電路之輸入端子的連接，為藉由電氣性地連 接一方之輸出端子與輸出電路之輸入端子之間的第2接觸 部之形成所形成，第1接觸部和第2接觸部為利用同一步 驟所形成。 藉此，記憶資料即使在連接記憶單元陣列之汲極與位元 線的步驟中被決定或經變更，亦可以在同一步驟中進行邏 輯之變更與記憶單元電晶體之汲極和位元線之連接。其結 果為可減少連接記憶單元電晶體之汲極和位元線的接觸 部。 另外，在本發明中，最好設有測試端子，當在測試端子 輸入測試信號時》將感測放大'之輸入固定在接地電位或 電源電位。 利用此種方式，若在測試模式時將測試信號輸入到測試 10 312XP/發明說明書(補件)/94-04/94100214 200529240 端子、並進行記憶單元電晶體之記憶資料的讀出，則與記 憶資料是” 或” 1 ’’無關地，感測放大器之輸入被固定在接 地電位/電源電位。結果，輸入到資料保持電路之感測放大 器的輸出邏輯被固定在’’ 0 ” / ” 1 ”，資料保持電路之正邏輯的 輸出端子被固定在” 0 ” / ” 1”，資料保持電路之負邏輯的輸出 端子被固定在” 1” / ” 0 ”。因此，當感測放大器之輸入被固定 在接地電位、且資料保持電路之正邏輯的輸出端子連接有 輸出電路時，輸出電路之輸出將成為” 0 ”。在此種情況下， Φ 複數之記憶單元電晶體以正邏輯記憶資料。另一方面，當 輸出電路連接到負邏輯之輸出端子時，輸出電路之輸出將 成為” 1”。在此種情況下，複數之記憶單元電晶體以負邏輯 記憶資料。
另外，當感測放大器之輸入被固定在電源電位，且在資 料保持電路之正邏輯的輸出端子連接有輸出電路時，輸出 電路之輸出將成為” 1”。在此種情況下，複數之記憶單元電 晶體以正邏輯記憶資料。另一方面，當輸出電路連接到負 邏輯之輸出端子時，輸出電路之輸出將成為”。在此種情 況下，複數之記憶單元電晶體以負邏輯記憶資料。 依此，可以容易地確認複數之記憶單元電晶體之資料為 以正邏輯或負邏輯記憶。 另外，在本發明中最好設有充電電路，係藉由將連接到 感測放大器之輸入的第1節點充電成為電源電位，而從第 1節點經由位元線選擇電路，將位元線選擇電路所選擇之 位元線充電成為電源電位；另外，設有：測試端子；與控制 11 312XP/發明說明書(補件)/94-04/94100214
200529240 電路，係當有測試信號被輸入到測試端子時，禁止藉 電電路進行第1節點的充電，同時將連接到感測放大 輸入的第1節點固定在接地電位。 依照此種方式，若在測試模式時將測試信號輸入到 端子，並進行記憶單元電晶體之記憶資料的讀出，則 憶資料是” 0 ’’或’’ 1 ”無關地，感測放大器之輸入成為接 位，如上述之方式，可以容易地確認複數之記憶單元 體之資料為以正邏輯或負邏輯被記憶。 另外，在本發明中最好設有充電電路，係藉由將連 感測放大器之輸入的第1節點充電成為電源電位，而 1節點經由位元線選擇電路，將位元線選擇電路所選 位元線充電成為電源電位；另外，設有：測試端子；與 電路，係當有測試信號被輸入到測試端子時，禁止藉 元線選擇電路進行位元線之選擇。 利用此種方式，若在測試模式時將測試信號輸入到 端子，並進行記憶單元電晶體之記憶資料的讀出，則 憶資料是” 0 ”或” 1 ’’無關地，感測放大器之輸入成為電 位，如上述之方式，可以容易地確認複數之記憶單元 體之資料為以正邏輯或負邏輯被記憶。 另外，在本發明中最好設有充電電路，係藉由將連 感測放大器之輸入的第1節點充電成為電源電位，而 1節點經由位元線選擇電路，將位元線選擇電路所選 位元線充電成為電源電位；另外，設有：測試端子；與 電路，係當有測試信號被輸入到測試端子時，禁止藉 312XP/發明說明書(補件)/94-04/94100214 由充 器之 測試 與記 地電 電晶 接到 從第 擇之 控制 由位 測試 與記 源電 電晶 接到 從第 擇之 控制 由字 12
200529240 線選擇電路進行字線之選擇。 利用此種方式，若在測試模式時將測試信號輸入到測 端子，並進行記憶單元電晶體之記憶資料的讀出時，則 記憶資料是” 〇 ”或” 1 ”無關地，感測放大器之輸入成為電 電位，如上述之方式，可以容易地確認複數之記憶單元 晶體之資料為以正邏輯或負邏輯被記憶。 另外，本發明之半導體裝置具備有：記憶部，具有：複 之位元線，複數之字線，被配置成分別與位元線交錯； 數之記憶單元電晶體，被配置在複數之位元線與複數之 線的各個交錯點，各個之閘極連接到字線，並記憶因汲 與位元線連接或非連接而不同之資料；字線選擇電路， 從複數之字線中選擇一根之字線；位元線選擇電路，係 複數之位元線中選擇一根之位元線；感測放大器，係用 讀出與字線選擇電路所選擇之字線和位元線選擇電路所 擇之位元線對應的記憶單元電晶體之資料，而判定藉由 元線選擇電路所選擇之位元線的位準；資料保持電路， 入感測放大器之輸出；輸出電路，輸入資料保持電路之 出；以及緩衝電路，係輸入記憶部之輸出電路之輸出， 具有正邏輯和負邏輯的 2個輸出端子；以及資料處理 路，係將輸入端子連接到緩衝電路之2個輸出端子中之 一方的輸出端子。 依照此種構造，即使無法使用可依照記憶資料進行邏 變更之遮罩ROM的IP，亦不需要大幅地追加電路，藉由 輸入來自記憶部之資料的緩衝電路進行邏輯之變更，可 312XP/發明說明書(補件)/94-04/94100214 試 與 源 電 數 複 字 極 係 從 於 選 位 輸 並 電 任 輯 在 以 13
200529240 使記憶單元電晶體之汲極與位元線的連接減少，而防 率之降低。 在本發明中，最好使記憶單元電晶體之汲極和位元 連接/非連接，係藉由電氣性地連接汲極與位元線之間 1接觸部之形成/非形成所形成，緩衝電路之一方之輸 子與資料處理電路之輸入端子的連接，為藉由電氣性 接一方之輸出端子與資料處理電路之輸入端子之間的 接觸部之形成所形成，第1接觸部和第2接觸部為利 一步驟所形成。 利用此種方式，記憶資料即使在連接記憶單元陣列 極和位元線的步驟被決定或經變更，亦可以在相同之 中進行邏輯之變更與記憶單元電晶體之汲極和位元線 接。其結果為可減少連接記憶單元電晶體之汲極和位 的接觸部。 另外，本發明之半導體裝置具備有：記憶部，具有： 之位元線；複數之字線，被配置成分別與位元線交錯 數之記憶單元電晶體，被配置在複數之位元線與複數 線之各個交錯點，各個之閘極連接到字線，並記憶因 與位元線連接或非連接而不同之資料；字線選擇電路 從複數之字線中選擇一根之字線；位元線選擇電路， 複數之位元線中選擇一根之位元線；感測放大器，係 讀出與字線選擇電路所選擇之字線和位元線選擇電路 擇之位元線對應的記憶單元電晶體之資料，而判定藉 元線選擇電路所選擇之位元線的位準；資料保持電路 3 ΠΧΡ/發明說明書(補件)/94-04/94100214 止產 線的 的第 出端 地連 第 2 用同 之汲 步驟 的連 元線 複數 ;複 之字 汲極 ，係 係從 用於 所選 由位 ，係 14 200529240 輸入感測放大器之輸出；輸出電路，輸入資料保持電路之 輸出；以及資料處理部，其構成包含有：輸入電路，將記憶 部之輸出電路之輸出進行輸入，並具有正邏輯和負邏輯之 2個輸出端子；資料處理電路，其輸入端子連接到輸入電 路之2個輸出端子中之任一方的輸出端子。
依照此種構造，即使無法使用可依照記憶資料進行邏輯 變更之遮罩ROM的IP，亦不需要大幅地追加電路，而可藉 由在輸入來自記憶部之資料的資料處理部之輸入電路進行 邏輯之變更。其結果為可以使記憶單元電晶體之汲極和位 元線的連接減少，而防止產率之降低。 在本發明中，最好使記憶單元電晶體之汲極和位元線的 連接/非連接，係藉由電氣性地連接没極與位元線之間的第 1接觸部之形成/非形成所形成，資料處理部之輸入電路的 一方之輸出端子與資料處理電路之輸入端子的連接，為藉 由電氣性地連接一方之輸出端子與資料處理電路之輸入端 子之間的第2接觸部之形成所形成，第1接觸部和第2接 觸部為利用同一步驟所形成。 利用此種方式，記憶資料即使在連接記憶單元陣列之汲 極和位元線的步驟被決定或經變更，亦可以在相同之步驟 中進行邏輯之變更與記憶單元電晶體之汲極和位元線的連 接，則可以使連接記憶單元電晶體之汲極和位元線之接觸 部減少。 如以上之說明，若依照本發明之半導體裝置，僅需要變 更與輸出電路之輸入端子連接的資料保持電路之輸出端 15 312XP/發明說明書(補件)/94-04/94100214 200529240 子，不需要追加電路，即可以進行邏輯之變更以使記憶資 料之’’ 0 ”或” 1 ”的較少之一方成為將記憶單元電晶體之汲極 連接到位元線。其結果為，可以使記憶單元電晶體之汲極 和位元線之連接（接觸部）減少。藉此可以防止由於佈線之 多層化和微細化造成之產率的降低。
記憶資料即使在連接記憶單元電晶體之汲極和位元線的 步驟被決定或經變更，亦可以以相同之步驟進行邏輯之變 更與記憶單元電晶體之汲極和位元線的連接。其結果為可 以減少連接記憶單元電晶體之汲極和位元線的接觸部。 另外，設置測試端子，並藉由在將測試信號輸入到測試 端子時，將感測放大器之輸入固定在接地電位或電源電 位，則可以容易地確認複數之記憶單元電晶體之資料為以 正邏輯被記憶或以負邏輯被記憶，亦即，亦可以容易地確 認來自輸出電路之資料” 0 ” / ” 1 ”分別為記憶單元電晶體之 汲極連接或不連接到位元線之關係。藉此，則可以很容易 地解析。 另外，依照本發明之半導體裝置，即使無法使用可依照 記憶資料進行邏輯之變更的遮罩R ο Μ之I P時，亦不需要大 幅地追加電路，藉由輸入來自記憶部之資料的緩衝電路進 行邏輯之變更，可以使記憶單元電晶體之汲極和位元線的 連接（接觸部）減少。藉此，可以防止由於佈線之多層化和 微細化造成之產率的降低。 在此種情況下，即使記憶資料在連接記憶單元陣列之汲 極和位元線的步驟被決定或經變更，亦可以在相同之步驟 16 312ΧΡ/發明說明書(補件)/94-04/94100214
200529240 進行邏輯之變更與記憶單元電晶體之汲極和位元線 接。其結果為，可以減少連接記憶單元電晶體之汲極 元線之接觸部。 另外，若依照本發明之半導體裝置，即使無法使用 照記憶資料進行邏輯變更之遮罩ROM的I P，亦不需要 地追加電路’错由輸入來自記憶部之資料的資料處理 輸入電路進行邏輯之變更，可以使記憶單元電晶體之 和位元線的連接（接觸部）減少。利用此種方式，可以 由於佈線之多層化和微細化造成之產率的降低。 在此種情況下，即使記憶資料在連接記憶單元陣列 極和位元線的步驟被決定或經變更，亦可以在相同之 進行邏輯之變更與記憶單元電晶體之汲極和位元線 接。其結果為，可以減少連接記憶單元電晶體之汲極 元線之接觸部。 【實施方式】 (第1實施例） 圖1為表示本發明第1實施例之半導體裝置，亦即 之構造的電路圖。 本實施例之半導體裝置係如圖1所示，其構成包含 憶單元陣列1，行解碼器2，感測放大器3，充電用電 4，閂鎖電路5，輸出緩衝電路6，充電信號控制電路 放電用電晶體8。記憶單元陣列1，行解碼器2，感測 器3，充電用電晶體4，輸出緩衝電路6係由於與先前 相同，所以在相同之構成要件附加相同之符號，而其 312XP/發明說明書(補件)/94-(M/9410〇214 之連 和位 可依 大幅 部之 汲極 防止 之汲 步驟 之連 和位 ROM 有記 晶體 7和 放大 技術 說明 17 200529240 則力口以省略。 閂鎖電路5中，輸入端子連接到感測放大器3之輸出， 當閂鎖控制信號LCLK為「L」、閂鎖控制信號NLCLK為「Η」 時，將與輸入D為相同邏輯之信號輸出到輸出端’Q，並將 負邏輯之信號輸出到輸出端 NQ。另外，當閂鎖控制信號 LCLK為「Η」、閂鎖控制信號NLCLK為「L」時，保持輸出 端Q和輸出端NQ之輸出狀態。
充電信號控制電路7，係輸入充電控制信號PCLK和測試 控制信號T E S T，並輸出輸入於充電用電晶體4之閘極的信 號P C L K A ’和輸入於放電用電晶體8之閘極的信號R E S E T。 當測試控制信號TEST為「L」時，充電控制信號PCLKA成 為與閂鎖控制信號PCLK相同之信號，信號RESET成為「L」。 當測試控制信號TEST為「Η」時，充電控制信號PCLKA成 為「L」，信號RESET成為「Η」。另外，本實施例之半導體 裝置具備有輸入來自外部之測試控制信號 T E S Τ的測試端 子（圖中未顯示）。 放電用電晶體8由Ν型M0S電晶體所構成。放電用電晶 體8之閘極連接到信號RESET，其源極連接到具有接地電 位之電源端子，其汲極連接到構成行解碼器2之N型M0S 電晶體C j ( j = 1〜η )之沒極和感測放大器3之輸入。 關於以上述方式構成之半導體裝置，例如關於讀出記憶 單元Μ 1 1之資料的動作，將使用圖2之時序圖進行說明。 首先，針對測試控制信號T E S Τ為「L」位準時（通常動 作模態時）進行說明。 18 312ΧΡ/發明說明書(補件)/94-04/94100214 200529240 在行選擇信號 CL j (卜卜η)中，使行選擇信號 CL1成為 「Η」位準，行選擇信號C L 2〜C L η成為「L」位準。利用此 種方式，在構成行解碼器2之Ν型M0S電晶體Cj (卜卜η) 中，Ν型M0S電晶體Cl成為ON狀態，其他之Ν型M0S電 晶體C2〜Cn成為OFF狀態。
其次，使預充電控制信號PCLK在Tp期間成為「L」位 準。如此則連接在預充電用電晶體4之閘極的信號PCLKA 亦在一定期間T p成為0 N狀態。藉此，將位元線B L1充電 成為「Η」位準。 在位元線 B L1 成為「Η」位準後，在字線選擇信號 WLi ( i二1〜m)中，字線選擇信號WL1從「L」位準成為「Η」 位準，其以外之字線選擇信號WL2〜WLm則保持為「L」位準。 利用此種方式，當記憶單元 Μ 1 1 之汲極連接到位元線 B L 1之情況時，被充電於位元線B L 1中之電荷藉由記憶單 元Μ1 1被放電，使位元線B L1成為「L」位準，感測放大器 3之輸入亦成為「L」位準。另外，關於閂鎖電路5之閂鎖 控制信號L C L Κ和N L C L Κ，當字線選擇信號W L i ( i = ：1〜m )中之 1個之字線被選擇時，閂鎖控制信號LCLK成為「L」位準， 閂鎖控制信號NLCLK成為「Η」位準。因此，感測放大器3 之輸出成為「L」位準，閂鎖電路5之輸出Q成為「L」位 準，輸出N Q成為「Η」位準。藉由正邏輯之設定，在閂鎖 電路5之輸出端Q連接到輸出緩衝電路6之情況時，將從 輸出端子0 U Τ讀出「L」。另外，利用負邏輯之設定，在閂 鎖電路5之輸出端子N Q連接到輸出緩衝電路6之情況時， 19 312ΧΡ/發明說明書(補件)/94-04/94100214
200529240 將從輸出端子0 U T讀出「Η」（在圖2以虛線表示）。 另外，在記憶單元Μ 1 1之汲極未連接到位元線B L 1 充電在位元線B L 1之電荷係不藉由記憶單元Μ 1 1被放 而位元線B L1維持「Η」位準，感測放大器3之輸入亦 「Η」位準。另外，關於閂鎖電路5之閂鎖控制信號 和N L C L Κ，當字線選擇信號W L i ( i = ；1〜m )中之1個字線 擇時，閂鎖控制信號LCLK成為「L」位準，閂鎖控制 N L C L K成為「Η」位準，感測放大器3之輸出成為「Η 準，閂鎖電路5之輸出Q成為「Η」位準，輸出NQ成為 位準。藉由正邏輯之設定，在閂鎖電路5之輸出Q連 輸出緩衝電路6時，將從輸出端子0 U Τ讀出「Η」。另 藉由負邏輯之設定，在閂鎖電路5之輸出端N Q連接到 緩衝電路6時，從輸出端子0 U Τ讀出「L」（在圖2以 表示）。 其次，當測試控制信號Τ E S Τ成為「Η」位準時（測 式時），連接到預充電用電晶體4之閘極的信號P C L K A 「Η」，連接到放電用電晶體 8之閘極的信號 RESET 「Η」。因此，位元線B L 1和感測放大器3之輸入成為 位準。因此，感測放大器3之輸出成為「L」位準，閂 路5之輸出Q成為「L」位準，輸出NQ成為「Η」位準 由正邏輯之設定，在閂鎖電路5之輸出端Q連接到輸 衝電路6之情況時，將從輸出端子0 U Τ讀出「L」。另 藉由負邏輯之設定，在閂鎖電路5之輸出端N Q連接到 緩衝電路6之情況時，將從輸出端子OUT讀出「Η」。 312ΧΡ/發明說明書(補件)/94-04/94100214 時， 電， 成為 LCLK 被選 信號 」位 「L」 接到 外， 輸出 實線 試模 成為 成為 「L」 鎖電 。藉 出緩 外， 輸出 20 200529240 若依照本實施例，則不需要追加電路，僅需要切換連接 到輸出緩衝電路6之閂鎖電路5的輸出端Q和N Q，即可以 變更（邏輯之變更）資料” 0 ”或’’ 1 ”與記憶單元 M i j ( i = ；1〜m， j = 1〜η )之汲極是否連接到位元線 B L j ( j = 1〜η )之關係。結 杲，記憶單元 M i j ( i = 1〜m，j = 1〜η )之汲極連接到位元線 B L j ( j = 1〜η )之數目可以減少。藉此，可以防止佈線之多層 化和微細化所造成之產率的降低。
在本實施例中，較佳為記憶單元 M i j 之汲極與位元線 B L j之連接/非連接，係利用將汲極與位元線之間電氣性地 連接的第1接觸部（V i a部）之形成/非形成所獲得，閂鎖電 路5之輸出端Q或N Q與輸出緩衝電路6之連接，係利用將 輸出端Q或NQ與輸出緩衝電路6之輸入端子之間電氣性地 連接的第2接觸端（V i a部）之形成所獲得，而第1接觸部 和第2接觸部利用相同之步驟形成。藉此，即使記憶資料 在記憶單元M i j之汲極連接位元線B L j之步驟中被決定或 經變更，亦可以使邏輯之變更與記憶單元M i j之沒極和位 元線B L j的連接，在相同之步驟中進行。其結果為，可以 減少連接記憶單元M i j之汲極與位元線B L j的接觸部。 另外，藉由以測試控制信號TEST控制充電動作，可以 容易地確認輸出緩衝電路6之輸出在「L」時為正邏輯，在 「Η」時為負邏輯。利用此種方式則可以易於解析。 (第2實施例） 圖3為表示本發明第2實施例之半導體裝置，亦即遮罩 ROM之構造的電路圖。 21 312XP/發明說明書(補件)/94-04/94100214 200529240 本實施例之半導體裝置如圖3所示，其構成包含有記憶 單元陣列1、行解碼器2、感測放大器3、充電用電晶體4、 閂鎖電路5、輸出緩衝電路6、行信號控制電路9。記憶單 元陣歹1、行解碼器2、感測放大器3、充電用電晶體4、 閂鎖電路5、輸出緩衝電路6因為與先前技術或第1實施 例相同，所以在相同之構成要件附加相同之符號而其說明 則加以省略。另外，在本實施例之半導體裝置具備有輸入 來自外部之測試控制信號T E S T的測試端子（圖中未顯示）。
行信號控制電路9，係輸入行選擇信號C L j ( j =卜η )和測 試控制信號T E S Τ，並輸出輸入到行解碼器2之閘極的信號 CLAj(j二 1 〜η)。 關於以上述方式構成之半導體裝置，例如關於讀出記憶 單元Μ1 1之資料的動作，將使用圖4之時序圖進行說明。 當測試控制信號TEST為「L」位準時，與第1實施例之 動作為相同。 當測試控制信號T E S T為「Η」位準時，輸入於構成行解 碼器 2 之 Ν型 Μ 0 S 電晶體 C j ( j = 1〜η )之閘極中的信號 CLAj(j = l〜η)全部成為「L」。 當預充電控制信號PCLK在Τρ期間成為「L」位準時，利 用預充電用電晶體4將感測放大器3之輸入節點充電而成 為「Η」位準。因為構成行解碼器2之Ν型Μ 0 S電晶體C1 為OFF狀態，所以位元線BL1不被充電。 其次，在字線選擇信號WLi ( i = 1〜m)中，字線選擇信號WL1 從「L」位準變成「Η」位準，其以外之字線選擇信號W L 2〜W L m 22 312XP/發明說明書(補件)/94-04/94100214 200529240
保持為「L」位準。但是，因為構成行解碼器2之C j ( j = ：1〜η ) 為0 F F狀態，所以無關於記憶單元Μ 1 1之汲極與位元線B L 1 之連接/非連接的關係，感測放大器3之輸入部保持為「Η」 位準。因此，感測放大器3之輸出成為「Η」，閂鎖電路5 之輸出Q成為「Η」位準，輸出NQ成為「L」位準。藉由正 邏輯之設定，在閂鎖電路5之輸出端Q連接到輸出缓衝電 路6之情況時，將從輸出端子0 U Τ讀出「Η」。另外，利用 負邏輯之設定，在閂鎖電路5之輸出端NQ連接到輸出緩衝 電路6之情況時，將從輸出端子0 U Τ讀出「L」。 若依照本實施例，藉由切換連接到輸出緩衝電路6之閂 鎖電路5之輸出端Q和NQ，與第1實施例同樣地，可以減 少記憶單元 M i j ( i = 1〜in，j = 1〜η )之汲極連接到位元線 B L j (卜：1〜η )之數目。利用此種方式，可以防止由於佈線之 多層化和微細化所造成之產率的降低。 在本實施例中，較佳為記憶單元M i j之汲極與位元線B L j 之連接/非連接，係利用將汲極和位元線間電氣性地連接的 第1接觸部（V i a部）之形成/非形成所獲得，閂鎖電路5之 輸出端Q或N Q與輸出緩衝電路6之連接，係利用將輸出端 Q或N Q與輸出緩衝電路6之輸入端子之間電氣性地連接的 第2接觸部（V i a部）之形成所獲得，而第1接觸部和第2 接觸部利用同一步驟形成。藉此，記憶資料即使在記憶單 元M i j之汲極連接位元線B L j之步驟中被決定或經變更， 亦可以在相同之步驟中進行邏輯之變更與記憶單元M i j之 汲極與位元線B L j的連接。其結果為，可以減少連接記憶 23 312XP/發明說明書(補件)/94-04/94100214 200529240 單元M i j之汲極與位元線B L j的接觸部。 另外，藉由以測試控制信號TEST控制行解碼器2，可以 容易地確認輸出緩衝電路6之輸出在「Η」時為正邏輯，在 「L」時為負邏輯。利用此種方式則可以易於解析。 (第3實施例） 圖5為表示本發明第3實施例之半導體裝置，亦即遮罩 ROM之構造的電路圖。
本實施例之半導體裝置如圖5所示，其構成包含有記憶 單元陣列1、行解碼器2、感測放大器3、充電用電晶體4、 閂鎖電路5、輸出緩衝電路6、字線控制電路1 0。記憶單 元陣列1、行解碼器2、感測放大器3、充電用電晶體4、 閂鎖電路5、輸出緩衝電路6因為與先前技術或第1實施 例相同，所以在相同之構成要件附加相同之符號，而其說 明加以省略。另外，本實施例之半導體裝置亦具備有輸入 來自外部之測試控制信號T E S T的測試端子（圖中未顯示）。 字線控制電路1 0，係輸入字線選擇信號W L i ( i = ：1〜m )和測 試控制信號 T E S T，並輸出輸入到記憶單元 M i j ( i = ：!〜Hi， j = ；!〜η )之閘極的字線選擇信號W L A i ( i =卜m )。 關於以上述方式構成之半導體裝置，例如關於讀出記憶 單元Μ 1 1之資料的動作，將使用圖6之時序圖進行說明。 測試控制信號T E S Τ在「L」位準時，與第1實施例之動 作相同。 當測試控制信號T E S Τ為「Η」位準時，輸入到記憶單元 M i j ( i = ：1〜m，j =卜η )之閘極中的字線選擇信號W L A i ( i = 〜m ) 24 312XP/發明說明書(補件)/94-04/94100214 200529240 全部成為「L」位準。 在行選擇信號CL j ( j =卜η )中，使行選擇信號CL 1成為「Η」 位準，行選擇信號CL 2〜CLn成為「L」位準，藉此，在構成 行解碼器2之N型Μ〇S電晶體C j ( j Μ〜η )中，使N型Μ 0 S 電晶體C1成為0 Ν狀態，其他之Ν型Μ 0 S電晶體C 2至C η 成為OFF狀態。
其次，若使連接在預充電用電晶體4之閘極的預充電控 制信號 P C L K在 T p期間成為「L」位準，則將位元線B L 1 充電成為「Η」位準。 在位元線 B L1成為「Η」位準之後，在字線選擇信號 WLi(i = ：l〜m)中，使字線選擇信號WL1從「L」位準變成為「Η」 位準，其他之字線選擇信號WL2〜WLm保持為「L」位準。但 是，因為字線選擇信號W L A1為「L」位準，所以無關於記 憶單元Μ 1 1之汲極和位元線B L 1之連接/非連接，感測放大 器3之輸入部保持為「Η」位準。因此，感測放大器3之輸 出成為「Η」位準，閂鎖電路5之輸出Q成為「Η」位準， 輸出NQ成為「L」位準。藉由正邏輯之設定，在閂鎖電路 5之輸出端Q連接到輸出緩衝電路6之情況下，將從輸出 端子0 U Τ讀出「Η」。另外，藉由負邏輯之設定，在閂鎖電 路5之輸出端NQ連接到輸出緩衝電路6之情況下，將從輸 出端子0 U 丁讀出「L」。 若依照本實施例，藉由切換連接到輸出緩衝電路6之閂 鎖電路5之輸出端Q和N Q，與第1實施例同樣地，可以減 少記憶單元 M i j ( i = 1〜m， j = 1〜η )之沒極連接到位元線 25 312ΧΡ/發明說明書(補件)/94-04/94100214 200529240 B L j ( j = 1〜η )之數目。利用此種方式可以防止由於佈線之多 層化和微細化所造成之產率的降低。 在本實施例中，較佳為記憶單元M i j之汲極與位元線B L j 之連接/非連接，係利用將汲極與位元線之間電氣性地連接 的第1接觸部（V i a部）之形成/非形成所獲得，閂鎖電路5 之輸出端Q或N Q與輸出緩衝電路6之連接，係利用將輸出 端Q或N Q與輸出緩衝電路6之輸入端子之間電氣性地連接 的第2接觸部（V i a部）之形成所獲得，而第1接觸部和第2 # 接觸部利用同一步驟形成。藉此，即使記憶資料在記憶單 元M i j之汲極連接位元線B L j之步驟中被決定或經變更， 亦可以在相同之步驟中進行邏輯之變更與記憶單元M i j之 汲極和位元線B L j的連接。其結果為，可以減少連接記憶 單元M i j之汲極與位元線B L j的接觸部。 另外，藉由以測試控制信號 TEST控制字線選擇信號 W L A i ( i = 1〜m )，可以易於確認當輸出緩衝電路 6之輸出在 「Η」時為正邏輯，在「L」時為負邏輯。利用此種方式則
可以易於解析。 (第4實施例） 圖7是表示本發明第4實施例之半導體裝置之構造的電 路圖。 本實施例之半導體裝置如圖7所示，其構成包含有習知 之遮罩R 0 Μ 1 1，緩衝電路1 2和資料處理電路1 3。 遮罩R 0 Μ 1 1為先前技術中所說明之圖9之構造的半導體 裝置，記憶資料之’’ 0 ’’或’’ 1 ”與記憶單元電晶體之汲極是否 26 312ΧΡ/發明說明書(補件)/94-04/94100214 200529240 連接到位元線之關係被固定。 緩衝電路1 2為具備有輸入端D與正邏輯之輸出端Q及負 邏輯之輸出端N Q的緩衝電路。 資料處理電路1 3為輸入記憶資料，並進行資料處理，再 輸出處理結果之電路。該資料處理電路1 3之具體例可舉例 如處理器（C P U核心或D S P核心）等。 以下針對依上述方式構成之半導體裝置進行說明。
在緩衝電路1 2之輸出端Q連接到資料處理電路1 3之輸 入之情況下，當遮罩R 0 Μ 1 1之輸出為「L」時，在資料處理 電路13之輸入中輸入「L」，當R0M11之輸出為「Η」時， 在資料處理電路1 3之輸入中輸入「Η」。 另外，在緩衝電路1 2之輸出端N Q連接到資料處理電路 1 3之輸入的情況下，當遮罩R 0 Μ 1 1之輸出為「L」時，在 資料處理電路1 3之輸入中輸入「Η」，當遮罩R0M1 1之輸出 為「Η」時，在資料處理電路1 3之輸入中輸入「L」。 若依照本實施例時，藉由切換緩衝電路 1 2之輸出端 Q 或N Q與資料處理電路1 3之輸入的連接，則可以變化圖9 之遮罩R 0 Μ之資料” 0 ”或” 1 ”與記憶單元M i j ( i = ：1〜m，j = ；1〜η ) 之汲極是否連接於位元線Β L j ( j = 1〜η )之關係。因此，可以 減少記憶單元 M i j ( i = 1〜m，j = 1〜η )之没極連接到位元線 B L j (卜卜η )之數目。利用此種方式可以防止由於佈線之多 層化和微細化所造成之產率的降低。因此，在不能使用本 發明第1至第 3實施例之半導體裝置（遮罩 R 0 Μ )之情況 下，利用上述之方法可以獲得同等之效果。 27 312ΧΡ/發明說明書(補件)/94-04/94100214 200529240
在本實施例中，較佳為記憶單元M i j之汲極與位元線B L j 之連接/非連接，係利用將汲極與位元線之間電氣性地連接 的第1接觸部（V i a部）之形成/非形成所獲得，緩衝電路1 2 之輸出端Q或N Q與資料處理電路1 3之連接，係利.用將輸 出端Q或N Q與資料處理電路1 3之輸入端子之間電氣性地 連接的第2接觸部（V i a部）之形成所獲得，而第1接觸部 與第2接觸部利用同一步驟形成。藉此，即使記憶資料在 記憶單元M i j之汲極連接位元線B L j之步驟中被決定或經 變更，亦可以以相同之步驟進行邏輯之變更與記憶單元 M i j之汲極和位元線B L j的連接。其結果為，可以減少連 接記憶單元M i j之汲極和位元線B L j之接觸部。 (第5實施例） 圖8為表示本發明第5實施例之半導體裝置之構造的電 路圖。 本實施例之半導體裝置如圖8所示，其構成包含有先前 技術之遮罩 R 0 Μ 1 1，以及在輸入部具備有可以進行邏輯切 換之電路的資料處理電路1 4。遮罩R 0 Μ 1 1因為與第4實施 例相同，所以在相同之構成要件附加相同之符號，而其說 明則力〇以省略。 資料處理電路 1 4在輸入部 1 4 a具備有正邏輯之節點 Q 和負邏輯之節點NQ以作為輸出節點，且可以變換對於内部 電路14b之連接。資料處理電路14之輸入部14a具有與圖 7之緩衝電路1 2同等的功能，内部電路1 4 b具有與圖7之 資料處理電路1 3同等的功能。 28 312XP/發明說明書(補件)/94-04/94100214 200529240 以下針對依上述方式構成之半導體裝置進行說明。 在資料處理電路1 4中，在輸入部1 4 a之節點Q連接到内 部電路14b之情況下，當遮罩R0M11之輸出為「L」時，在 資料處理電路1 4之内部電路1 4 b被輸入「L」，當遮罩R 0 Μ 1 1 之輸出為「Η」時，在資料處理電路1 3之内部電路1 4 b被 輸入「Η」。
另外，在輸入部1 4 a之節點N Q連接到内部電路1 4 b之情 況下，當遮罩 R 0 Μ1 1之輸出為「L」時，在資料處理電路 14之内部電路14b被輸入「Η」，當遮罩R0M11之輸出為「Η」 時，在資料處理電路1 4之内部電路1 4 b被輸入「L」。 若依照本實施例，藉由切換資料處理電路 1 4之輸入部 1 4 a之節點Q或節點N Q與内部電路1 4 b之輸入的連接，可 以變化圖 9 之遮罩 ROM 之資料”0”或”1”與記憶單元 M i j ( i = 1〜m，j = 1〜η )之沒極是否連接到位元線 B L j ( j = 1〜η ) 之關係。其結果為，可以減少記憶單元M i j ( i = 1〜m，j = 1〜η ) 之汲極連接到位元線B L j ( j = 1〜η )之數目。利用此種方式可 以防止由於佈線之多層化和微細化所造成之產率的降低。 因此，在不能使用本發明第1至第3實施例之半導體裝置 (遮罩 R 0 Μ )之情況下，亦可以利用上述方法而獲得同等之 效果。 在本實施例中，較佳為記憶單元M i j之汲極與位元線B L j 之連接/非連接，係利用將汲極與位元線之間電氣性地連接 的第1接觸部（V i a部）之形成/非形成所獲得，資料處理電 路14之輸入部14a之輸出端Q或NQ與内部電路14b之連 29 312XP/發明說明書(補件)/94-04/94100214
200529240 接，係利用將輸出端Q或N Q與内部電路1 4 b之輸入端 間電氣性地連接的第2接觸部（V i a部）之形成所獲得 第1接觸部和第2接觸部以同一步驟形成。藉此，即 憶資料在記憶單元M i j之沒極連接位元線B L j之步驟 決定或經變更，亦可以在同一步驟中進行邏輯之變更 憶單元M i j之汲極和位元線B L j的連接。其結果為， 減少連接記憶單元M i j之沒極和位元線B L j的接觸部 (產業上之可利用性） 本發明之半導體裝置具有使遮罩ROM之記憶單元與 線之連接減少的手法，且有效地作為防止由於製造處 佈線多層化和微細化所造成之產率的降低之手法。另 具有在測試時固定感測放大器之輸入的手法，在遮罩 之記憶資料和記憶單元與位元線的連接關係上之確認 常有用。 【圖式簡單說明】 圖1表示本發明第1實施例之半導體裝置的構造。 圖2為表示本發明第1實施例之半導體裝置之動作 序圖。 圖3表示本發明第2實施例之半導體裝置的構造。 圖4為表示本發明第2實施例之半導體裝置之動作 序圖。 圖5表示本發明第3實施例之半導體裝置的構造。 圖6為表示本發明第3實施例之半導體裝置之動作 序圖。 312XP/發明說明書(補件)/94-04/94100214 子之 ， 而 使記 中被 與記 可以 〇 位元 理之 外， ROM 亦非 的時 的時 的時 30 200529240 圖7表示本發明第4實施例之半導體裝置的構造。 圖8表示本發明第5實施例之半導體裝置的構造。 圖9表示習知半導體裝置之構造。 圖1 0為表示習知半導體裝置之動作的時序圖。 【主要元件符號說明】
1 記 憶 單 元 陣 列 2 行 解 碼 器 3 感 測 放 大 器 4 充 電 用 電 晶 體 5 閂 鎖 電 路 6 i/tv 罕刖 出 緩 衝 電 路 7 充 電 信 號 控 制 8 放 電 用 電 晶 體 9 行 信 號 控 制 電 10 字 線 控 制 電 路 11 遮 罩 ROM 12 緩 衝 電 路 13 資 料 處 理 電 路 14 資 料 處 理 電 路 1 4 a 竿刖 入 部 14b 内 部 電 路 BL j 位 元 線 C j N 型 M0S 電 晶 CL j 行 選 擇 信 號 D 輸 入 端 LCLK 閂 鎖 控 制 信 號 Mi j 記 憶 單 元 NLCLK 閂 鎖 控 制 信 號 312XP/發明說明書(補件)/94-(M/9410〇214 31 200529240 OUT 輸出端子 PCLK 充電控制信號 PCLKA 充電控制信號 Q 、 NQ 輸出端 RESET 閘極輸入信號 TEST 測試控制信號 WL i 字線選擇信號
312XP/發明說明書(補件)/94-(M/94100214 32

Claims (1)

  1. 200529240 十、申請專利範圍： 1 . 一種半導體裝置，其特徵為，具備有：複數之位元鱗 複數之字線，被配置成分別與上述位元線交錯；複數之 憶單元電晶體，被配置在上述複數之位元線與上述複數 字線之各個交錯點，各個之閘極連接到上述字線，並記 因汲極與上述位元線連接或非連接而不同之資料；字線 擇電路，係從上述複數之字線中選擇一根之字線；位元 選擇電路，係從上述複數之位元線中選擇一根之位元線 感測放大器，係用於讀出與上述字線選擇電路所選擇之 線和上述位元線選擇電路所選擇之位元線對應的上述記 單元電晶體之資料，而判定藉由上述位元線選擇電路所 擇之位元線的位準；資料保持電路，係將上述感測放大 之輸出進行輸入並具有正邏輯和負邏輯之2個輸出端子 和輸出電路，其輸入端子連接到上述資料保持電路之2 輸出端子中的任一方之輸出端子。 2.如申請專利範圍第1項之半導體裝置，其中，上述 憶單元電晶體之汲極和上述位元線之連接/非連接，係藉 電氣性地連接上述汲極與上述位元線之間的第1接觸部 形成/非形成所形成，上述資料保持電路之一方之輸出端 和上述輸出電路之輸入端子的連接，係藉由電氣性地連 上述一方之輸出端子與上述輸出電路之輸入端子之間的 2接觸部之形成所形成，上述第1接觸部和上述第2接 部為利用同一步驟所形成。 3 .如申請專利範圍第1項之半導體裝置，其中，設有 312XP/發明說明書(補件)/94-04/94100214 記 之 憶 選 線 j 字 憶 選 器 j 個 記 由 之 子 接 第 觸 測 33 200529240 試端子，當在上述測試端子輸入測試信號時，將上述感測 放大器之輸入固定在接地電位或電源電位。 4 .如申請專利範圍第1項之半導體裝置，其中， 設有充電電路，係藉由將連接到上述感測放大器之輸入 的第1節點充電成為電源電位，而從上述第1節點經由上 述位元線選擇電路，將上述位元線選擇電路所選擇之位元 線充電成為電源電位；
    且設有：測試端子；與控制電路，係當有測試信號被輸入 到上述測試端子時，則禁止藉由上述充電電路進行上述第 1節點的充電，同時將連接到上述感測放大器之輸入的上 述第1節點固定在接地電位。 5 .如申請專利範圍第1項之半導體裝置，其中， 設有充電電路，係藉由將連接到上述感測放大器之輸入 的第1節點充電成為電源電位，而從上述第1節點經由上 述位元線選擇電路，將上述位元線選擇電路所選擇之位元 線充電成為電源電位； 且設有：測試端子；與控制電路，係當有測試信號被輸入 到上述測試端子時，則禁止藉由上述位元線選擇電路進行 上述位元線之選擇。 6 .如申請專利範圍第1項之半導體裝置，其中， 設有充電電路，係藉由將連接到上述感測放大器之輸入 的第1節點充電成為電源電位，而從上述第1節點經由上 述位元線選擇電路，將上述位元線選擇電路所選擇之位元 線充電成為電源電位； 34 312XP/發明說明書(補件)/94-04/94100214 200529240 且設有：測試端子；與控制電路’係當有測試信號被輸入 到上述測試端子時，禁止藉由上述字線選擇電路進行上述 字線之選擇。 7 . —種半導體裝置，其特徵為，具備有：
    記憶部，具有：複數之位元線；複數之字線，被配置成分 別與上述位元線交錯；複數之記憶單元電晶體，被配置在 上述複數之位元線與上述複數之字線之各個交錯點，各個 之閘極連接到上述字線，並記憶因汲極與上述位元線連接 或非連接而不同之資料；字線選擇電路，係從上述複數之 字線中選擇一根之字線；位元線選擇電路，係從上述複數 之位元線中選擇一根之位元線；感測放大器，係用於讀出 與上述字線選擇電路所選擇之字線和上述位元線選擇電路 所選擇之位元線對應的上述記憶單元電晶體之資料，而判 定藉由上述位元線選擇電路所選擇之位元線的位準；資料 保持電路，係輸入上述感測放大器之輸出；輸出電路，係 輸入上述資料保持電路之輸出； 緩衝電路，係輸入上述記憶部之上述輸出電路的輸出並 具有正邏輯和負邏輯之2個輸出端子； 資料處理電路，係使輸入端子連接到上述緩衝電路之 2 個輸出端子中之任一方的輸出端子。 8 .如申請專利範圍第7項之半導體裝置，其中，上述記 憶單元電晶體之汲極和上述位元線之連接/非連接，係藉由 電氣性地連接上述汲極與上述位元線之間的第1接觸部之 形成/非形成所形成，上述緩衝電路之一方之輸出端子和上 35 3 ] 2XP/發明說明書(補件)/94-04/94100214 200529240 述資料處理電路之輸入端子的連接，係藉由電氣性地連接 上述一方之輸出端子與上述資料處理電路之輸入端子之間 的第2接觸部之形成所形成，上述第1接觸部和上述第2 接觸部為利用同一步驟所形成。 9 . 一種半導體裝置，其特徵為，具備有：
    記憶部，具有：複數之位元線；複數之字線，被配置成分 別與上述位元線交錯；複數之記憶單元電晶體，被配置在 上述複數之位元線與上述複數之字線之各個交錯點，各個 之閘極連接到上述字線，並記憶因汲極與上述位元線連接 或非連接而不同之資料；字線選擇電路，係從上述複數之 字線中選擇一根之字線；位元線選擇電路，係從上述複數 之位元線中選擇一根之位元線；感測放大器，係用於讀出 與上述字線選擇電路所選擇之字線和上述位元線選擇電路 所選擇之位元線對應的上述記憶單元電晶體之資料，而判 定藉由上述位元線選擇電路所選擇之位元線的位準；資料 保持電路，係輸入上述感測放大器之輸出；輸出電路，係 輸入上述資料保持電路之輸出； 資料處理部，其構成包含有：輸入電路，係將上述記憶部 之上述輸出電路之輸出進行輸入，並具有正邏輯和負邏輯 之2個輸出端子；資料處理電路，其輸入端子連接到上述 輸入電路之2個輸出端子中之任一方的輸出端子。 1 0 .如申請專利範圍第9項之半導體裝置，其中，上述記 憶單元電晶體之汲極和上述位元線的連接/非連接，係藉由 電氣性地連接上述汲極與上述位元線之間的第1接觸部之 36 312XP/發明說明書(補件)/94-04/94100214 200529240 形成/非形成所形成，上述資料處理部之上述輸入電 方之輸出端子與上述資料處理電路之輸入端子的連 藉由電氣性地連接上述一方之輸出端子與上述資料 路之輸入端子之間的第2接觸部之形成所形成，上 接觸部和上述第2接觸部為利用同一步驟所形成。 路的一 接，係 處理電 述第1
    3 ] 2XP/發明說明書(補件)/94-04/94100214 37
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