TW200527424A - Write driver for a magnetoresistive memory - Google Patents

Description

200527424 九、發明說明： 【發明所屬之技術領域】 本發明關於磁阻隨機存取記憶體（MRAM)，及更特別關於 用於MRAM中之寫入驅動器。 【先前技術】 磁阻記憶體（MRAM)具有某些良好特徵，如非揮發性、緻 密及快速。這些特徵使得磁阻記憶體（MRAM)極為適用作為 一般目的的記憶體及作為一内崁式記憶體，即如一微電腦 之類邏輯電路的板上記憶體。因某些因素以致於難以將該 等MRAM投入生產。這些因素之一為持續地寫入可辨識的 壹及零。 用以克服這些困難的技術為一雙態位元MRAM之開發。 這已在美國專利案6,545,906 Bl(Savtchenko等人）中描述。 在此狀況中藉由應用二時序之磁性信號而將MRAM程序 化，促使該MRAM單元切換狀態而無關其目前狀態。由一 邏輯壹至一邏輯零的改變可如同由一邏輯零至一邏輯壹之 改變的方式達性。這技術在邏輯壹狀態與邏輯零之間提供 優越的穩定性。因藉由控制一位元中之磁場而達成邏輯狀 態的雙態，則必需控制寫入線中製造磁場的電流。 因此需存在對MRAM之寫入驅動器的需求，在亦考量了 小尺寸之電路設計的一般需求下，來提供有效的電流控 制。因此適合一提供小尺寸及有效電流控制兩者之寫入驅 動器。 【發明内容】 94940.doc 200527424 %一種使用參考電流之寫入驅動器，該參考電流藉由一電 I而反射至一驅動器電路。該驅動器電路係依提供該電壓 之衣置而定大小’促使通過該驅動器之電流係該參考電流 之預α又七數。該電壓經由一開關而耦合至該驅動器電路。 該開關叉控制而促使僅當按一解碼器回應於一位址而決定 二电S,L將通過寫入線時’該驅動器電路才接收該電壓。 當電流預期為不通過該寫入線時，則該驅動器即確定被停 用作為克服因高電流所導致之接地彈跳之增強機制，能 電容地耦合該驅動器之輸入端至遭受該彈跳之接地終端。 額外之增強機制有益於振幅及邊緣速率控制。參考附圖及 隨後描述將更可瞭解。 【實施方式】 圖1中所示為一記憶體10,其具有一磁阻記憶體 元之陣列12、一用以接收一列位址之列解碼器丨4、耦合至 δ亥列解碼器14之複數個列寫入驅動器丨6、一耦合至列寫入 驅動器16之列偏壓電路18、一耦合至列寫入驅動器丨6之時 序電路20、一用以接收一行位址之行解碼器22、耦合至該 行解碼器22及時序電路20之複數個行寫入驅動器24、及一 輕合至行寫入驅動器24之行偏壓電路26。陣列12包括：列

寫入線44、46、48和50、行寫入線52、54、56和58;及MRAM 單元 60、62、64、66、68、70、72、74、76、78、80、82、 84、86、88和90。複數個列寫入驅動器16包括列：寫入驅 動器28，其耦合至列寫入線44 ;列寫入驅動器3〇 ,其耦合 至列寫入線46 ;列寫入驅動器32，其耦合至列寫入線48 ; 94940.doc 200527424 及列寫入驅動器34，其耦合至列寫入線5〇。複數個行寫入 驅動器24包括订寫入驅動器36，其耦合至行寫入線52 ;行 寫入驅動器38，其麵合至行寫人線54;行寫人驅動器4〇, 其耦合至灯寫入線56 ;及行寫入驅動器42，其耦合至行寫 入線58。熟習該項技術者應了解，在實施上，記憶體丨❽要 包括更多圮憶體單元以及其他特徵，例如位址緩衝器、用 以讀取之字線和位元線、用以讀取之感測放大器、用以接 收欲寫入貧料之輸入緩衝器、以及輸出緩衝器。在2〇〇2年 06月28日申請之美國專利申請案第1〇/185,888號，名稱 ^Memory Architecture with Write Circuitry and Method Therefor”中描述此種記憶體。 在記憶體10中，記憶體單元60-90為藉由雙態化而寫入 (程式化）之MRAM單元。在此狀況中，一特別之記憶體單元 (如圯憶體單元84)係藉由重疊寫入脈衝予以寫入。無論首先 施加電流至行寫入52或列寫入線5〇,因為用任一方式均可 有效寫入該單元，所以能夠稍微隨心所欲。而哪種方式是 取理想情況更可能係關於相鄰單元之妨礙數量及其他因 素。假疋在此狀況中係首先於列方向中施加該電流，列寫 入驅動器34會將施加一電流脈衝至列寫入線5〇，同時行寫 入驅動器36不會施加電流至行寫入線52。藉由時序電路2〇 而控制時序。藉由列偏壓電路1 8而控制電流量。當列寫入 驅動器34仍施加電流脈衝至列寫入線5〇時，藉由行寫入驅 動器36施加一電流脈衝至行寫入線52。該電流量就是藉由 列偏壓電路26所控制之電流脈衝的電流量。當行寫入驅動 94940.doc 200527424 器36施加電流脈衝至行寫入線”時，則列寫入驅動器34會 終止施加至列寫入線50之電流脈衝。在終止施加至列寫入 線50之電流脈衝後，會終止施加至行寫入線^之電流脈 衝。這會完成單元84狀態之雙態化。該等寫入驅動器“及 24具有使其特別適用於雙態形式之優點。 圖2中所示為記憶體單元84、行寫入驅動器％、列偏壓電 路26、^丁解碼益22及時序電路2〇。列偏壓電路％及寫入驅 動器36均緣示為電路圖。列偏麼電路％包括—電流源1〇2、 - N通道電晶體104、及一調和增益(unity胖⑷放大器 電流源102具有一耦合至第一正供電終端t第一終端及一 第二終端。電流自該第一終端流向第二終端。冑晶體1〇4 具有-控制電極、-連接至電流源第二終端之第—電流電 極（此狀況中為汲極），以及一耦合至一負供電終端之第二電 流電極（此狀況中為接地）。 調和增益放大器106具有一連接至電流源1〇2第二終端之 第-終端及-輸出端。該調和增益放大器1〇6之輸出端為該 偏壓電路26之輸出端且耦合至該等行寫入驅動器，包括寫 入驅動器36，如圖2所示。在此範例中，藉由一運算放大器 (其中非反轉輸入端被連接至電流源1〇2之第二終端及反轉 輸入端被耦合至運算放大器之輸出端）而達成調和增益放 大器106。在習知之電流鏡結構中，電晶體1〇4會建立一有 助於建立一通過另一電晶體之電流（此電流與^接通過電 晶體104之電流成比例）的偏壓電壓。已知彼等電流之比率 係依據電晶體104尺寸對會接收偏壓電壓之其他電晶體尺 94940.doc 200527424 寸之比率。因為許多其他寫入驅動器會接收該偏壓電壓， 所以έ藉由凋和增益放大器i〇6來緩衝處理該偏壓電壓。行 寫入驅動裔之數量一般會相對大量，例如，在本情況中為 1024個行寫入驅動器。 寫入驅動态36包括一「反及」（NAND)閘108、一 P通道電 晶體110、一 N通道電晶體112、及一 N通道電晶體114。「反 及」（NAND)閘108具有一耦合至行解碼器22輸出之第一輸 入端以及一耦合至時序電路20第一輸出端之第二輸入端。 電晶體110具有-耦合至「反及」(NAND)閘108輸出端之閘 極（控制電極）、一耦合至調和增益放大器106輸出端之源 極、及一汲極。電晶體11〇之主體及源極係連接在一起。電 晶體112具有一耦合至「反及」（NAND)閘112輸出端之閘 極、一耦合至電晶體11〇汲極之汲極、及一連接至負供電終 端之源極。電晶體114具有一連接至電晶體11〇及112汲極之 控制電極、一連接至行寫入線52之汲極、及一連接至負供 電終‘之源極。電晶體丨丨4明顯地大於電晶體丨〇4。通道長 度較佳相同於電晶體n4之通道寬度（其明顯大於電晶體 104之通道寬度）。該比率較佳地為100之級數。 操作上，當選擇行寫入線52時，行解碼器22會輸出一邏 輯高至「反及」（NAND)閘108。時序電路2〇會在需經由行 寫入線52而供應電流時提供一正向脈衝。藉由來自時序電 路20脈衝來施加邏輯高會造成r反及」（NAND)閘ι〇δ輪出 一邏輯低，而造成電晶體11〇變成傳導狀態。藉此， 屯曰曰體 Π0操作為一開關，用以耦合調和增益放大器1〇6之輪出端 94940.doc -10- 200527424 至電晶體114之閘極。運用一用於控制通過電晶體ιΐ4之電 流的閘極電壓而使電晶體114變成傳導狀態。以熟悉之電流 鏡方式來控制該電流，其中通過電晶體1〇4之電流係經由調 和增益放大器106及電晶體丨⑺而反射至至電晶體114。該電 晶體104及114之寬度比率被設定以獲得要通過行寫入線μ 的期望電流。已謹慎控制且已知電流源1〇2所供應之電流。 接著，選擇該寬度比率以達到要通過行寫入線52的期望電 流，藉此產生用以寫入MRAM單元之期望磁場。 ,當要終止通過寫入線52之電流時，時序電路2〇會終止脈 衝，促使「反及」（NAND)閘108會切換其輸出至一邏輯高， 其會造成電晶體112成為傳導狀態及電晶體i i 〇成為非傳導 狀態m體no為傳導狀態，t晶體114之閘極被搞合 至其源極，而造成該電晶體114間極為非傳導狀態及因此二 止通過寫人線52之電流。因&，在此操作中，必需使大寫 :電流通過的唯-電晶體就是電晶體114。因為必需載送大 電流’所以電晶體114遠大於被組合而構成寫入驅動器36的 斤有/、他電曰曰體。在寫入線52電流路徑中之任何額外之電 晶體亦必需為相稱尺寸，且因此大幅加該寫入驅動器之區 或因此提供一通過寫入線52之受控電流（且因此該受控 電流通過連接至寫人線52的單元84、76、68和6())，同時僅 必需具有一個非常大的電晶體。 、讀碼H 22會提供__邏輯低輸出至被取消選取之所有行 邏輯寫入驅動器。因此當取消選取寫人位元線52時，來自 相關聯於寫人位元線52之行解碼器22的信號會成為邏輯 94940.doc -11 - 200527424 低。這會使「反及」(NAND)閘108之輸出維持在邏輯高， 進：造成電晶體U2成為傳導狀態及電晶體ιι〇成為非傳導 狀悲。在該狀況中’電晶體114之源極被輕合至其間極且因 此為非傳導狀態。 通過一寫入線（如寫入線52)之電流可變得足夠大以實際 提升電晶體114源極上之錢。例如，若接地回程（g_(

return)具有一 10歐姆電阻且該寫入電流為ι〇毫安培，則可 提升該包晶體114之源極為100毫伏特。電晶體丨丨4上閘極至 源極電壓之100耄伏特的降低可明顯地降低通過電晶體 U4(且因此通過寫入線52)之電流。此問題類型是各種電路 的共通問題且通常稱為接地彈跳。 圖3中所示為用於解此此電位問題之圖2中所示寫入驅動 器之交修改方案。接著，以不同於圖2中所示之方式來實作 圖1之寫入驅動器36不同於圖2中所示。圖3之寫入驅動器36

灵施方案具有一傳送閘極116、一反轉器118、及一電容器 120等額外元件。傳送閘極U6被插入在偏壓電路％之輸出 端與電晶體110之源極之間。結果，傳送閘極116之第一信 號終端被連接至偏壓電路26之輸出端，以及一第二信號終 端被轉合至電晶體丨丨〇之源極。該反轉控制輸入端被耦合至 反轉器118之輸出端，以及該非反轉控制輸入端被耦合至 「反及」（NAND)閘1〇8之輸出端。該反轉器118之輸入端被 搞合至「反及」（NAND)閘1〇8之輸出端。電容器120具有一 連接至電晶體114源極之第一終端，以及一連接至電晶體 110源極之第二終端。 94940.doc -12- 200527424 對於當寫入線52被選擇但時序電路20尚未產生寫入脈衝 時之情況，「反及」（NAND)閘會提供一邏輯高輸出，促使 傳送閘極116為傳導狀態，電晶體110為非傳導狀態，且電 晶體112為傳導狀態。結果，電晶體114為非傳導狀態，且 藉由偏壓電路26之輸出端所供應之電壓來將電容器12〇充 電。當時序電路20產生寫入脈衝時，則r反及」（Nand) 閘會輸出一邏輯低，其造成電晶體112為非傳導狀態，電晶 體110為傳導狀態，且傳送閘極116為非傳導狀態。在此狀 況中，電晶體114變成傳導狀態，促使寫入電流會通過寫入 線52而流動。當該寫入電流流動時，接著，由於接地彈跳 而導致電晶體114之源極電壓會上升。在此狀況中，由於電 容器120,而導致電晶體11〇源極上之電壓會上升相同的電 壓量。該電晶體110源極上之電壓會持續地耦合至電晶體 114之閘極。因此源極電壓之增加並不會導致閘極至源極電 壓的降低，促使通過寫入線52之電流會維持相當恆定。如 同圖2電路之方式而達成寫入電流之終止。該時序電路會終 止脈衝，们吏「反及」（NAND)閘1〇8會提供一邏輯高輸出， 其造成電晶體112為傳導狀態，電晶體11〇為非傳導狀態， 且傳送閘極116為傳導狀態。這些條件會維持將電容器12〇 充電至偏壓電路26之輸出電壓’及造成電晶體ιΐ4為非傳導 狀態。當取消選取寫入線52時，該行解碼器會提供一用於 使「反及」（NAND)閘108之輸出維持在邏輯高狀況中的「反 及」(編0)_低輸出，藉此而維持如當時序電路終止 寫入電流時所述之狀況。 94940.doc -13- 200527424 圖4顯示於行偏壓電路26之替代方案及行寫入驅動器刊 之另一替代方案，用於在操作條件範圍内，針對被施加至 寫入線52的電流脈衝，提供振幅及邊緣速率之增強控制。 在此實施例中，行偏壓電路包括一電阻器13〇、一電阻器 U2、電流源134、N通道電晶體136、及運算放大器138。電 阻器130具有一耦合至VDD之第一終端及一第二終端。電流 源134具有一耦合至電阻器13〇第二終端之第一終端，及一 耦合至接地之第二終端。電阻器132具有一耦合至VDD之第 終及一第二終端。電晶體13 6具有一搞合至電阻器13 2 第一終端之汲極、一耦合至接地之源極、及一閘極。運算 放大器138具有一耦合至電阻器130第二終端之反轉輸入 端、一耦合至電阻器132第二終端之非反轉輸入端、及一耗 合至電晶體136閘極之輸出端。電阻器130及132被設計為寫 入線52電阻之預定倍數。達成此目的的較佳方式為，使用 如寫入線5 2之相同方式而串聯連接的複數條線。 當於寫入線52發生寫入作業時，電流源134會汲取一通過 電阻器130的電流，而導致一被施加至運算放大器138之非 反轉輸入端的電壓相同於電晶體114汲極所需之電壓，藉此 達成通過寫入線52之期望電流。運算放大器138會控制電晶 體13 6之閘極，以汲取一通過電阻器} 3 〇的電流，藉此導致 運异放大器138之反轉輸入端上的電壓實質上等於被施加 至運算放大器13 8之非反轉輸入端的電壓。因此，在電阻器 136汲極之電壓為在電晶體丨14汲極用於寫入狀況之期望電 。電阻器132為寫入線52電阻之已知倍數。電晶體I%被 94940.doc -14- 200527424 選擇以促使電晶體114之通道寬度具有相對於電晶體i 3 6通 道寬度的相同倍數。因此，電晶體136之閘極係以電壓予以 有效偏壓，如果該電壓被施加至電晶體丨14之閘極，則會造 成電晶體114汲取通過寫入線52之該期望寫入電流。因此， 會透過行寫入驅動器36之控制，將該電晶體136之閘極電壓 (¾疋運异放大器138的輸出）施加至電晶體114之閘極。 這項做法的優點不僅在於不依賴正好匹配的閘極電壓 (當已知該等電晶體為飽和狀態時之效應），而且還會匹配汲 極電壓。因此，電晶體136及114不需要處於飽和狀態，就 能達成寫入電流之期望控制。藉由不需要電晶體114處於非 飽和狀態，該汲極電壓可為較低且因此一既定電晶體可提 取更多電流。因此，用於一既定電晶體尺寸之寫入線可為 較長。 圖4所示之行寫入驅動器36的其他代替方案為圖2所示之 「反及」（NAND)閘108的不同實作。具體而言，該不同之 「反及」（NAND)閘包括P通道電晶體14〇和142以及N通道電 晶體144和146,其作用為提供如同圖2之「反及」（ΝΑΝ〇) 閘108邏輯功能的「反及」（NAND)閘，但是該不同之「反 及」（NAND)閘的一輸出會造成驅動器、電晶體11〇和ιΐ2至 電晶體114具有一平衡之上升及下降時間。電晶體14〇具有 一耦合至運算放大器138輸出之源極、一耦合至行解碼器22 輸出之閘極、及一耦合至電晶體11〇閘極之汲極。電晶體M2 具有一耦合至運算放大器138輸出之源極、一耦合至時序電 路20輸出之閘極、及一耦合至電晶體11〇閘極之汲極。電晶 94940.doc -15- 200527424 請具有一耦合至電晶體11〇閘極之汲極、—耦合至行解 碼器22輸出之閘極、及—源極。電晶體146具有—麵合至電 ^曰體144源極线極、—耗合至時序電路20輸出之閘極、及 一搞合至接地之源極。電晶體_及142之本體被連接至這 些電晶體的源極。 在操作上及對於選擇寫人線52從被取消選擇切換至被選 擇之狀況，行解碼器22會從一邏輯低切換至一邏輯高，之 後接著時序電路20從-邏輯低切換至一邏輯高。在此項切 換作業之前，運算放大器138之輸出被麵合至電晶體ιι〇及 112之閘極。在此狀況中，電晶體114為非傳導狀態。在切 換行解碼器22及時序電路2〇之輸出後，電晶體⑽及142隨 即變成非傳導狀態且電晶體144及146會變成傳導狀態，其 造成接地電位被施加至電晶體11〇及112之閘極。因此會將 電晶體110之閘極至源極電壓從零伏特切換為一量值等於 運异放大益138之輸出的電壓。響應電晶體11〇變成傳導狀 態，促使電晶體114變成傳導狀態。電晶體114所汲取之電 "IL的上升日守間取決於藉由電晶體1 1 〇所施加之電屢的上升 時間，接著，電晶體110所施加之電壓的上升時間取決於被 施加至電晶體11 〇的閘極至源極電壓。 在寫入時間到期之後，時序電路20會切換至一邏輯低， 及造成電晶體142變成傳導狀態及電晶體丨46變成非傳導狀 怨。這具有施加運算放大器138之輸出電壓至電晶體11〇及 112閘極之效果，藉此造成電晶體114變成非傳導狀態。電 晶體114所汲取之電流的下降時間取決於電晶體丨丨2所施加 94940.doc 16 200527424 之電壓的下降時間，接著，電晶體丨12所施加之電壓的下降 時間取決於被施加至電晶體112的閘極至源極電壓。該閘極 至源極電壓相等於運算放大器138輸出之電壓。因此，電晶 體114所汲取之電流的之上升及下降時間兩者均受控於相 同的閘極至源極電壓（這是運算放大器138輸出之電壓）。邊 緣速率控制對於穩定磁切換特性很重要。 行寫入驅動器36也是其他寫入驅動器之範例。行寫入偏 壓電路26亦為列偏壓電路之範例。列輸出偏壓電路所提供 之輸出電壓可能相同於或不同於列偏壓電路之電壓。所發 表的此一實作係依據所選擇之特定單元類型及架構，並且 還可能相依據製造MRAM單元之程序。 熟悉此項技術者很容易對本文中基於解說用途所選擇之 具體實施例進行各種改變及修改。例如，雖然基於某些應 用而論述一雙態程式化“以八乂，但是顯然地，其他類型記 憶體單元皆可利用本文中所揭示之特徵。很容易在電晶體 傳導類型、電晶體類型等方面予以變化。例如，電晶體ιΐ4 可為-P通道電晶體，其進-步具有需要“驅動器中其他 電路之邏輯狀態反轉之效應。I然已呈現特邏輯電 路，但可使用許多邏輯電路實施來實作本文中詳述之功 能。在修改及改變不背離本發明之精神的程度範圍内，彼 等修改及改變預；t屬於本發明範圍内，本發明範圍僅藉由 一隨附申請專利範圍之公正解釋予以確立。 【圖式簡單說明】 圖1是根據本發明之實施例的方塊圖· 94940.doc -17- 200527424 圖2是根據第一實施之圖1的記憶體部分之組合方塊圖及 電路圖； 圖3是根據第二實施之圖1的記憶體部分之組合方塊圖及 電路圖；及 圖4是根據第三實施之圖1的記憶體部分之組合方塊圖及 電路圖。 【主要元件符號說明】 10 記憶體 12 陣列 14 解碼器 16 ， 28 ， 30 ， 32 ， 34 列寫入驅動器 18 列偏壓電路 20 時序電路 22 行解碼器 24 ， 36 ， 38 ， 40 ， 42 行寫入驅動器 26 寫入偏壓電路 44 ， 46 ， 48 ， 50 列寫入線. 52 ， 54 ， 56 ， 58 行寫入線 60 ， 62 ， 64 ， 66 ， 68 ， 70 ， MRAM單元 70 ， 74 ， 76 ， 78 ， 80 ， 82 ， 84 ， 86 ， 88 ， 90 102 電流源 104，112，114，136， N通道電晶體 144 ， 146 94940.doc -18- 200527424 106 108 110 ， 140 ， 142 116 120 130 ， 132 134 調和增益放大器 「反及」（NAND)閘 P通道電晶體 傳送閘極 電容器 電阻器 電流源 94940.doc 19-

Claims (1)

1. 200527424 十、申請專利範圍： 1. 一種記憶體，包括： 複數個記憶體單元； 寫入線纟用以寫入_資料值於該等複㈣IA I '曰曰體其耦合至該寫入線以用以控制該寫入線中 黾"IL，e亥电晶體具有一控制電極；及 弟-切換電路，其具有一耦合至電晶體控制電極之 第-終端，及-輕合至一參考電壓電路之第 ，兮 參考電壓電路係用以提供-用於在記憶體之—寫入操;； 期間控制通過該寫入線之帝泣旦 ’、 3八踝之包流里的參考電壓，其 一切換電路回應一時庠_缺+、 、 Μ 或一啟用信號中至少之-而 具有一傳導狀態。 2·如請求们之記憶體，其中該第一㈣電 態皆回應於該時序信號與該啟用信號。f導狀“大 3·如請求項1之記憶體，尚包括： 一第二切換電路，复呈古一 、有一耦合至控制電極之第一終 而及-搞合至具有一電麼位準之電 端，促使當兮筮-M A I弟一、冬 ^弟—切換電路處於傳導 為非傳導狀態，其令嗜第_+姑办 才"亥电曰日體 该啟用信號中至少之一 了序4唬或 而具有一傳導狀態。 •如請求項3之記憶體，其 爷篦格； 干忒弟一切換電路係傳導狀離， ^弟_切換笔路係非傳導狀態， … 電路係非傳導狀態時 田L切換 5·如請求们之⑭體Atb換电路係傳導狀態。 ^ ^考㈣電路包括-電流源 94940.doc 200527424 及一連接有二極體且串聯耦合至該電流源之電晶體。 6. 7. 如請求項5之記憶體，其中該參考電壓電路尚包括—耦合 至該第二終端之緩衝電路。 如請求項1之記憶體，其中該電晶體包括一連接至該寫入 線之第一電流終端，及一連接至一電壓源極之第二電流 終端。 8· 9· 如請求項1之記憶體，其中當該電晶體被啟用以傳導一寫 入電流時，該電晶體在飽和模式中操作。 如請求項1之記憶體，其中該寫入線提供電流至複數個記 憶體單元，以產生一磁場 複數個記憶體單元中。 其用以寫入一資料值至該等 10 匕請求項1之記憶體，其中該電晶體具有一耦合 線之第一電流電極，及一搞合至一 極，該記憶體尚包括： 至該寫入 電壓源之第二電流電 該電晶體之第二該電流電 電容器’其具有一耦合至 電路之該第二終 極之第一電極，及一 祸合至該第一切換 端之第二電極； 土々；软㈧俠电峪之該第二 柒與電壓蒼考電路之M 路之間，該第二切換電路回應該時> 就或該啟用信號中至少 v之一而具有一傳導狀態。 94940.doc