TW200525755A - Memory cell with a vertical transistor and fabrication method thereof - Google Patents
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Description
200525755
【發明所屬之技術領域】 本發明係關於一種結合垂直電晶體與深渠溝電容器之 記憶體裝置的技術，特別是有關於一種於深渠溝内製作垂 直電晶體的技術，可於深渠溝之一單侧壁上提供一埋入帶 擴散區域或一通道區域。 【先前技術】 積體電路的發展技術日新月異，其發展趨勢往功能強 大、尺寸縮小與速度加快的方向前進，而動態隨機存取記 憶體（DRAM)的製造技術亦是如此，尤其是其記憶容量的增 加更是最重要的關鍵。現今大多數的DRAM單元是由一個電 晶體與一個電容器所構成，在元件積集度要求越來越高的 情況下，必須縮小記憶單元與電晶體的尺寸以達到高記憶 容量、咼處理速度的要求。然而，傳統平板電容的設計方 式’會占據太多晶片表面的面積而無法符合上述需求。利 用立體化的製程技術，可以大量地減少電晶體與電容器於 半導體基底上所佔佈之面積，因此立體化技術開始被運用 於DRAM的製程上，例如垂直型電晶體（verticai transistor)與珠渠溝型電容器（deep trench capacitor )’可以取代傳統平板式電晶體，以減少佔佈面積並滿足 高度積集化的需求。但是，隨著電晶體尺寸的縮小，作為 電晶體没極並且作為垂直電晶體與深渠溝電容器之間電性 連接的埋入帶擴散區域（Buried Strap out-diffusion)， 其重疊現象（稱為BS Merge)及漏電流的問題變得更為嚴
200525755 五、發明說明（2) 重 ° 請參閱第1圖，其顯示習知垂直電晶體與深渠、莫、& 器之埋入帶擴散區域的剖面不意圖。一 p型半導體、 " 1〇内製作有一深渠溝DT ’而深渠溝DT之下方區域係ϋ底 為一深渠溝電容器12 ’其中一 η+型擴散區14是用來作^乍= 渠溝電容器1 2的下電極板’ 一氮化矽襯層丨6是用來作為= 渠溝電容器1 2的介電層，以及一 η+型摻雜之第_ 曰二^ 1 8是用來作為深渠溝電容器丨2的上電極板。 完成上述之深渠溝電容器12之後，先於深渠溝DT之中 間區域的内側壁上製作一領型氧化（c〇1 lar 〇xide)層2〇， 再於領型氧化層20的開口内填滿一n+型摻雜之第二^晶矽 層22，而後於第二多晶矽層22上覆蓋一第三多晶矽層=以 及一頂端絕緣氧化層28。此外，藉由熱擴散方式，第二多 晶矽層22内的n+型摻雜離子可經由無摻雜離子之第三多晶 矽層24而擴散至矽基底丨〇中，進而形成一埋入帶擴散 (buried strap out-diffusi〇n)區域26，因此第三多晶矽 層24也稱為一埋入帶（buried strap) 24。 。凡成上述埋入帶擴散區域26之後，先於深渠溝DT之上 方區域的内側壁上形成—閘極絕緣層3 〇，然後於閘極絕緣 】3〇 :開口内填滿一第四多晶矽層32，用來當作一閘極 層。後續可於深渠溝DT頂部區域的石夕基底1〇内形成一源極
五、發明說明（3) 擴散區域，如此便可提供一垂直通道。 由上述可知，埋入帶擴散區域26是用作為垂 之一汲極擴散區域，並且作為垂直電晶體與深 1 2之一電性連接區域。但是，為了確保垂直電晶 溝電容器1 2之間達到良好的電性連接，埋入帶擴锻 f須高於頂端絕緣氧化層28的厚度，則在製程控: 咼熱擴散溫度以及第二多晶矽層2 2中的摻雜離子濃 這卻易增大埋入帶擴散區域2 6，並導致兩相鄰深渠 埋入帶擴散區域26的重疊現象，進而引起半導體記 之漏電流以及短路等問題。 ° 為了解決上述問題，目前已經發展多種與埋入 區域26相關的製程，用以縮小埋入帶擴散區域26的 但是礙於製程過於複雜且熱擴散機制不易控制，尤 尺寸設計縮小至〇· 11 #m以下的半導體記憶I單元而i 然無法有效改善埋入帶擴散區域2 6的重疊現象。 【發明内容】 有鑑於此，本發明的目的在於提供一種垂直電 圮憶體裝置，於深渠溝之兩側壁上製作不同厚度之 緣層以達成兩種臨界電壓，則深渠溝之一側^ $ 一 臨界電壓以執行常態的電晶體功能，僅使深^溝之 上產生一有效的埋入帶擴散區域。 卞 電晶體 電容器 與深渠 區域2 6 上需提 度，但 溝DT之 憶單元 帶擴散 範圍， 其對於 「，仍 晶體之 閘極絕 正常的 單側壁
200525755 五、發明說明（4) 韓费直電晶體之記憶 為達成上述目的，本發明提供:赛，且該深渠溝包含 裝置。一半導體矽基底包含有，深f威。一第一絕緣層係 有一第一側壁區域以及一第二側璧该^ >絕緣層係形成於 形成於該第一側壁區域之表面上，〆絕緣層之厚度大於該 3第一^則壁區域之表面上，且遠第 於该深渠溝之該第一 第二絕緣層之厚度。一閘極層係形成谈入帶擴散區域係形 絕緣層與該第二絕緣層之開口内。〆 近於該第二絕緣層 成於言兹第一 ^則壁區域之石夕基底内 ，《9-糾 ΐ雷側壁區域具有—正常的臨界電壓可執行該垂 2 古且該第一側壁區域具有-較大的臨界電壓 而無法啟動垂直電晶體功能。 之下方區域。該第—絕緣層之厚度大於該第二絕緣層之厚 本發明的另一目的在於 裝置，於深渠溝之一側壁上 保留另一側壁之領型介電層 形成一埋入帶擴散區域，進 提供一種垂直電晶體之記憶體 進行領型介電層之蝕刻製程以 ’則可於深渠溝之一單側壁上 而提供一單側壁的通道區域。 穿置提供一種垂直電晶體之記憶 mr:含有一深渠•，且該深渠溝包含 層係形成於該第一側壁區域之表面上： 係形成於該第二側壁區域之表面上。—導電層係形成=
0548-10049twf(nl) ； 91349c&92001&92003 ； Cherry.ptd 第9頁 200525755 五、發明說明（5) ，其中該導 一領型介電 完全被該第 電層之表 形成於該第 於該頂端絕 絕緣層’係 該第二領型 第一領型介電層與 電厣之之鄰折於# 弟一領型介電層之開口内 層覆蓋，且該導電； ς二域未元全被該第 二領型介電層覆】層=:=二側壁區域 面。一埋人帶# 頂為纟巴緣層係覆蓋該導 -側壁區域之矽基底内一二：電層’且 緣層上方之該第 1 、、、巴、味層係形成 万之茨弟一側壁區域的表面μ 垃 形成於該頂端絕緣層上方之誃 上，一苐一 介電層的表面上。一 7弟—側壁區域之 二絕緣層之開π内。τ °層係形成於該第一絕 【實施方式】 為了讓本發明之上述复 明顯易懂，下文特兴於二二，、他目的、特徵、和優點能更 細說明如下： j 並配合所附圖示，作詳 第一實施例 本發明第一實施例之垂直雷曰 一深渠溝式的DRAM單元，其特/日日體的記憶裝置係應用於 作不同厚度之閘極絕緣層^達=為於深渠溝之兩側壁上製 中··深渠溝之一側具有I正常$兩種臨界電壓（Vt)，其 的電晶體功能；深渠溝之另—勺臨界電壓，則可執行常態 則不易啟動電晶體功能。如此^具有一較大的臨界電壓， 壁上產生一有效的埋入帶擴散區$ ’僅使深渠溝之一單側 埋入帶擴散區域的重疊現# ，、或，可有效防止兩相鄰之 ^ ’以確保半導體記憶產品之電
0548-10049twf(nl) ； 91349&92001&92003 ； Cheiry.ptd 第10頁 200525755 五、發明說明（6) 性表現，適用於尺十0 · 1 1 V 111或更小尺寸的半導體記憶單 元。 以下係配合第2A〜2G圖詳細說明本發明第一實施例之 垂直電晶體的製造方法。 首先，如第2A圖所不’提供一半導體矽基底40，其内 部已經完成一深渠溝電容器4 2之製作，包含有一下電極板 44、一電容介電層46以及一上電極板48。深渠溝電容器42 之製作方法如下所述。以一p型半導體矽基底40為例，藉 由一塾層4 1之圖案以及反應性離子餘刻（R I E )方法，可於 矽基底40内形成一深渠溝1^。墊層41之較佳者為一氮化矽 層以及一氧化矽層之堆疊結構。以下為了方便說明，係將 深渠溝DT之側壁定義為一第一側壁區域Dl\以及一第二側壁 區域DT2。而後，進行一重度摻雜氧化物之沉積製程，例 如：砷玻璃（ASG )，以及執行一高溫短時間的退火製程， 可使n+型離子擴散至深渠溝DT下方區域的矽基底4〇中而形 成一n+型擴散區44，用來作為電容器之下電極板44。然 後，於深渠溝DT之内側壁與底部形成一介電層4 6，較佳者 為一氮化矽層、一氧化矽-氮化矽（oxide-nitride，簡稱 ON)的登層結構、或疋氧化妙-鼠化碎__氧化碎（〇xide -nitride-oxide，簡稱0N0)的疊層結構。接著於深渠溝dt 内填滿一 η+型摻雜之第一多晶石夕層4 8，並將第一多晶矽層 4 8回姓刻至一預定深度。而後，去除第一多晶矽層4 8區域
0548-10049twf(nl) ； 91349&92001&92003 ； Cheny.ptd 第11頁 200525755 五、發明說明（7) 以外之介電層4 6 〇如士卜—十 „ , 來為電容器之上電極板二來而”之第一多晶矽層48係用 一少曰访盛w 枝板48，而夹設於n+型擴散區44以及第 電：。θ《間的介電層46則是用作為電容器之電容介 然後，如第2Β圖 於深渠溝DT之第一側 成一領型介電層5 0， 介電層製程之較佳者 側壁上長成一犧牲氧 製作之埋入帶外擴散 CVD或其他沉積方式， 矽層，再以非等向性 之氧化矽層。較佳者 400 〜100 Α。 所示，進行一領型介電層製程，分別 壁區域DT!以及第二側壁區域上形 且暴路苐一多晶石夕層48之頂面。領型 為’利用氧化方法於深渠溝DT之暴露 化石夕層，可確保n+型擴散區44與後續 區域之間的絕緣效果。接著，利用、 於犧牲氧化矽層表面上沉積一氧化 乾飯刻方式去除第一多晶矽層48頂部 為’領型介電層50之厚度約為 後績，如第2C圖所示，於深渠溝DT内沉積一n+型 之第二多晶矽層52，並對第二多晶矽層52之表面進行化t 機械研磨（CMP)製程，而後回蝕刻第二多晶矽層52至一予 疋/未度。爾後，利用濕蝕刻方式去除部份之領型介電層 50，直至第二多晶石夕層52的頂部凸出於領型介電層5〇 部。 幾 以及 接著，如第2D圖所示，於第二多晶矽層52之表面 0548-10049twf(nl) ； 91349&92001&92003 ； Cheiiy.ptd 第12頁 200525755 五、發明說明（8) 第一、第二側壁區域DL、DA之表面上形成一埋入册八 層56，例如：一氮化矽襯層。然後，進行沉積以及 製程，以於深渠溝DT内填入一預定高度之第三多晶:蝕刻 5 8。後續，利用利用沉積以及回蝕刻方法，於第』广f 層58之表面上形成一頂端絕緣層6〇，較佳者為使曰T 電漿（HDP)沉積方法所形成之一氧化矽層。接著，回在度 擴散方式，第二多晶矽層5 2内的η+型摻雜離子可叙^ ’二 雜離子之第三多晶矽層58而擴散至矽基底4〇中，;可二^ 於深渠溝DT之第-、第二側壁區域DTi 、了刀/ 擴散區域62I、6211。埋入帶擴散區域62ί、62π是用入\ 晶體之汲極擴散區域，並且提供垂直電晶體盘深 渠溝電容器4 2之電性連接。 心/、/衣 然後’如第2 Ε圖所示，提供一沪萜# D 丁之第二侧壁區域DT ，日1、 層 覆盍深渠溝 2 且恭路深渠溝DT之第一側壁區扒 DT\。遮蔽層64之較佳者為一雔 、丄 域 ^ ^ ^ 又層（bi-layer )光阻塗佈 材，其後進行曝光製程以使氺 土怖 遮蔽層64作為一硬罩幕居^ “材硬化。而後，利用 佈植製程66，以破壞ΙΪ:二一側壁區酬進行-離子 助於後續製作之較厚的' :;區域叫的表面鍵結結構’有 者，利用氟⑴子佈植製程66之較佳 angle)植入的方式。乍為離子源並進行傾角角度（t i i t 接下來，如第2F圖所 不 利用傳統方法將光阻去除 200525755
五、發明說明（9) 再利用熱氧化方法於深準、、蕃 馀一 第一絕緣層681，並於深、竿 二壁區域DTl上形成— -第二絕緣層6811，^壁區域叫上形成 #。第一、第- @ 用作為一垂直電晶體之閘極絕緣 i。、68Π之較佳者為一氧化石夕 1 μ έΐ μ ^ 子佈植製程6 6破壞第一側壁區域Dl^的表 面鍵—構’因此第—絕緣層68 j的厚會 州π的々厚度w2，較佳者為厚度【的範圍為i〇〇a〜2〇〇a、: 尽度W2的範圍為20A〜7〇A。 最後’如第2G圖所示，進行沉積、CMp以及回蝕刻製 程，可於深渠溝DT内填滿_第四多曰曰曰石夕層7〇，是用來作為 一垂直電晶體之閘極70。後續可於深渠溝肘之側壁頂部表 面進行一源極擴散區域72之製程’便大致完成垂直電晶體 製程。 本發明第一實施例之特徵為，第一絕緣層6 8 {的厚度& 大於第二絕緣層6 8 I I的厚度'。相較之下，對於第一側壁 區域DT\之垂直電晶體而言，其閘極絕緣層較厚故具有較大 的臨界電壓（Vt)值；對於第二側壁區域π?之垂直電晶體而 § ’其閘極絕緣層較薄故具有較小的臨界電壓（v t)值。因 此’於外加電壓之後的電流僅通過較薄的第二絕緣層β 8工工 ，以開啟第二側壁區域DA的垂直電晶體，而無法開啟第一 側壁區域DT!之垂直電晶體。如此一來，僅使第二侧壁區域 DA之第二埋入帶擴散區域6 2 I I成為有效的汲極擴散區域
0548-10049twf(nl) ； 91349&92001&92003 ； Cheny.ptd 第14頁 200525755 五、發明說明（ίο) " --- 並僅使第二侧壁區域DT2提供一正常的臨界電壓以執行常態 的電晶體功能。 除此之外，第2E圖所述之步驟，可參閱第3圖所示之 遮敝層6—4與珠渠溝DT之佈局平面圖。依據深渠溝DT之排列 方式，每一條遮蔽層64可以同時覆蓋右側第一列之深渠溝 DTR1的第-側壁區域DT\、左侧第二列之深渠溝心的第二 側壁區域DT2 :右側第三列之深渠溝…的第一側壁區域 DTi。因此，經過後續的離子佈植製程66、閘極絕緣層 681 '6811製程，深渠溝DTri的第_側壁區域的閘極絕緣 層較薄以提供正常的臨界電壓來執行常態的電晶體功能； 深渠溝dfls的第二側壁區域DT2的閘極絕緣層較薄以提供正 常的臨界電壓來執行常態的電晶體功能；深渠溝DTr3的第 一側壁區域DT\的閘極絕緣層較薄以提供正常的臨界電壓來 執行常態的電晶體功能。 第二實施例 本發明第二實施例之垂直電晶體的記憶裝置係應用於 一深渠溝式的DRAM單元，其特徵為於深渠溝之一側壁上進 行領型介電層之蝕刻製程以保留另一側壁之領型介電層， 則可達成一單側壁的埋入帶擴散區域，進而提供一單側壁 的通道區域。如此可有效防止兩相鄰之埋入帶擴散區域的 重疊現象，以確保半導體記憶產品之電性表現，適用於尺 寸0 · 11 # m或更小尺寸的半導體記憶單元。
第15頁 200525755 五、發明說明（11) 以下係配合第4 A〜4 F圖詳細說明本發明第二實施例之 垂直電晶體的製造方法。 首先，如第4 A圖所示，依據第一實施例所述之方法， 於半導體矽基底40内完成一深渠溝電容器42之製作，包含 有一 n+型擴散區4 4用來作為電容器之下電極板、一 n+型換 雜之第一多晶矽層48用來為電容器之上電極板、一介電層 4 6用來作為電容器之電容介電層。然後，分別於深渠溝^ 之第一側壁區域DT!以及第二侧壁區域DA上形成一第一、 第二領型介電層501、5011，且暴露第一多晶石夕層48之頂 面。後讀，於深渠溝DT内沉積一 n+型摻雜之第二多晶石夕層 52，並對第二多晶矽層52之表面進行化學機械研磨（CMp)S 製程’而後回餘刻第二多晶石夕層5 2至一預定深度。 然後，如第4 B圖所示，提供一遮蔽層6 4以覆蓋深渠溝 DT之第二側壁區域DA的第二領型介電層5〇π，以暴露深渠 溝DT之第一側壁區域dt!的第一領型介電層5〇1。遮蔽層μ 之較佳者為一雙層（bi-1 ayei> )光阻塗佈材，其後進行曝 光裝私以使光阻塗佈材硬化。而後，利用遮蔽層6 4作為一 硬罩幕層以對第一側壁區域DTi進行一濕蝕刻製程，可去除 大部t之第一領型介電層5〇ι，直至使第二多晶矽層52之 頂面突出第一領型介電層5〇1的表面，後續將遮蔽層64去 除’結果如第4 C圖所示。
200525755
五、發明說明（12) 接著，如第4D圖所示，於第二多晶石夕層5 2以 — 壁區域DT\表面^乍-氮化石夕介面層5β，再深渠溝乃 側 -預定高度之第三多日日“夕層58，後續利用沉積 2 ;、入 法形成-頂端絕緣層60。接著，#由熱擴散方式，J刻方 晶矽層5 2内的n+型摻雜離子可經由無摻雜離子之第二厂夕 矽層58而擴散至矽基底40中，則可於深渠溝〇1之二夕晶 區域DT\形成一埋入帶擴散區域62，用來作為一垂侧壁 之汲極擴散區域，並且提供垂直電晶 電晶體 之電性連接。由於第二領型介電層5〇11;乃以^器42 第…區域DTl，可以隔絕第二側壁二; 第二多晶矽層52、58，因此上述的熱擴散步驟不备〜、 第二側壁區域DT2形成一埋入帶擴散區域。 曰在方式 爾後，如第4E圖所示，利用熱氣化方法、低屙 相沉積（LPCVD)或其他沉積技術，於深渠溝DT之\/" 學氣 區域DT!上形成一第一絕緣層6 8 I，並於深渠溝的弟…側壁 壁區域DA的第二領型介電層5 〇 11上形成一第一 ft第二侧 ，其中第一絕緣層681乃用作為一垂直電晶體纟巴緣層β8 II 層。第一、第二絕緣層6 8 I、68 I I之較佳:^，間極絕緣 ISSG(in-situ steam generation)技術成長_蠆 羊l 11*層。 最後，如第4F圖所示，進行沉積、CMP以及回钱巧制 程，可於深渠溝DT内填滿一第四多晶矽層7〇，η 製 π用來作為
200525755 五、發明說明（13) 一垂直電晶體之閘極70。後續可於深渠溝DT之侧壁頂部表 面進行一源極擴散區域7 2之製程，便大致完成垂直電晶體 製程。 本發明第二實施例之特徵為’第二領型介電層5 0 I I覆 蓋第二侧壁區域DT2，用以隔絕第二侧壁區域dt2以及第 二、第三多晶矽層5 2、5 8，因此埋入帶擴散區域6 2僅形成 於第一側壁區域DL，而不會同時形成於第二側壁區域DT2 。如此一來，深渠溝DT内的垂直電晶體僅具有單側壁的通 道區域。 除此之外，第4B圖所述之步驟，可參閱第5圖所示之 遮蔽層6 4與深渠溝D T之佈局平面圖。依據珠渠溝D T之排列 方式，每一條遮蔽層64可以同時覆蓋右側第一列之深渠溝 DTR1的第一側壁區域ϋη、左側第二列之深渠溝dfl2的第二 側壁區域DT2、右側第三列之深渠溝DTR3的第一側壁區域 1)1^，用以進行後續的離子佈植製程6 6、閘極絕緣層6 8 ί、 681 I。因此，深渠溝DTR1的第二側壁區域01^處可形成埋入 帶擴散區域62以提供一單側通道區域；深渠溝dfl2的第一 側壁區域D Ί\處可形成埋入帶擴散區域6 2以k供一單侧通道 區域；深渠溝DTR3的第二側壁區域DT2處可形成埋入帶擴散 區域6 2以提供一單側通道區域。
200525755
0548-ΐω49ί\νί(η1) ； 91349&92001&92003 ； Cheny.ptd 第19頁 200525755 圖式簡單說明 第1圖顯示習知垂直電晶體與深渠溝電容器之埋入帶 擴散區域的剖面示意圖。 第2 A〜2G圖顯示本發明第一實施例之垂直電晶體之製 造方法的剖面示意圖。 第3圖顯示本發明第一實施例之遮蔽層與深渠溝之佈 局平面圖。 第4A〜4F圖顯示本發明第二實施例之垂直電晶體之製 造方法的剖面示意圖。 第5圖顯示本發明第二實施例之遮蔽層與深渠溝之佈 局平面圖。 【符號說明】 習知技彳#部份 : P型半導體矽基底〜10 ; 深渠溝〜DT ; 深渠溝電容〜1 2， n+型擴散區〜1 4 ; 氮化矽襯層〜1 6 ; 第一多晶石夕層〜18 ; 領型氧化層〜2 0 ; 第二多晶矽層〜2 2 ; 第三多晶矽層〜2 4 ; 埋入帶擴散區域〜26 ; 頂端絕緣氧化層〜2 8 ;
0548-10049twf(nl) ； 91349&92001&92003 ； Cheny.ptd 第20頁 200525755 圖式簡單說明 3 層 層碎 緣晶 絕多 極四 閘第 本發明技術部份·· 矽基底〜40 ; 深渠溝〜DT ; 第一侧壁區域〜DT\ ; 第二侧壁區域〜DT2 ; 塾層〜4 1 ; 深渠溝電容器〜4 2 ; n+型擴散區〜44 ; 氮化矽襯層〜4 6 ; 第一多晶石夕層〜4 8 ; 領型介電層〜50、501、5011 ; 第二多晶矽層〜5 2 ; 介面層〜5 6 ; 第三多晶矽層〜5 8 ; 頂端絕緣層〜6 0 ; 埋入帶擴散區域〜62、621、621 I ; 遮蔽層〜6 4 ; 離子佈植製程〜6 6 ; 閘極絕緣層〜6 8 I、6 8 11 ; 第四多晶石夕層〜70 ; 源極擴散區域72。
0548-10049twf(nl) ； 91349&92001&92003 ： Cheiiy.ptd 第21頁
Claims (1)
- 200525755 六、申請專利範圍 1 · 一種垂直電晶體之記憶裝置，包括有： 八 一半導體矽基底，包含有一深渠溝，且該深渠溝匕3 有一第一侧壁區域以及一第二側壁區域； · 一第一絕緣層，係形成於該第一侧壁區域之表面2， 一第二絕緣層，係形成於該第二側壁區域之表面 且該第一絕緣層之厚度大於該第二絕緣層之厚度’ 一閘極層，係形成於該深渠溝之該第一絕緣層與“弟 二絕緣層之開口内；以及、 爲 一埋入帶擴散區域，係形成於該第一側壁區域之石夕土 底内，且鄰近於該第二絕緣層之下方區域。 於 2 ·如申請專利範圍第1項所述之垂直電晶體之^憶衣， 置’其中該第一絕緣層之厚度大於該第二絕緣層之各度 故該第二側壁區域具有一正常的臨界電壓可執行該^直" 晶體功能，且該第一侧壁區域具有一較大的臨界電壓而無 法啟動垂直電晶體功能。 3 ·如申請專利範圍第1項所述之垂直電晶體之記丨思衣 置，另包括有一深渠溝電容器，包括有： 一第一導電層，係填滿該深渠溝之下方區域； 、 一離子摻雜擴散區，係形成於該深渠溝之下方區域的 矽基底内，且環繞該第一導電層；以及 一介電層，係形成於該深渠溝之下方區域的侧壁上’ 且夾設於該第一導電層以及該離子摻雜擴散區之間。 4 ·如申晴專利範圍第3項所述之垂直電晶體之記憶裝 置’另包括有：0548-10049twf(nl) ； 91349&92001&92003 ： Cheny.ptd 第 22 頁 200525755 六、申請專利範圍 -領型介電層，係一 — 一、第二側壁區域之表面％该深渠溝電容器上方之該第 -第二導電層，係形成於 介電層之開口内，且該第—言〜弟一導電層上方之該領型 層之頂面； 笔層之頂部突出該領型介電 一第三導電層，係 層之表面上；以及'成於該第二導電層與該領型介電 一頂端絕緣層，係形士其中，該第-、第n =三導電層之表面上；方之該深渠溝的第一、μ6係形成於該頂端絕緣層上 ^丄 罘二側壁區域μ · 其中，該閘極層係形士、 上， 其中，該埋入；；頂端絕緣層上； 層。 擴放“'係鄰近於該第二、第三導電 5.如申請專利範圍第4項所述 其中該領型介電層為一氧化矽層直電晶體之記憶裝 6 ·如申請專利範圍第4項所述之 其中該第二導電層為一離子摻雜直々電晶體之記憶裝 三導電層為一多晶矽層。 夕晶矽層，且該第 7 ·如申請專利範圍第4項所述之垂 其中該頂端絕緣層為一氧化矽層。息電晶體之記憶裝 8 ·如申請專利範圍第1項所述之垂 其中該第一絕緣層與該第二絕緣岸電晶〃體之記憶裝 9.如申請專利範圍第i項所述之垂9直”、「曰乳化石夕層。 其中該閘極層為一多晶矽層。 電晶體之記憶裝 置 置 置 置 置0548-10049twf(nl) ； 91349&92001&92003 ； Cheny.ptd 第23頁 200525755 — --——_- -- 六、申請專利範圍 1 0 · —種垂直電晶體之記憶裝置之製作方法’包括有 下列步驟： 提供一半導體矽基底，包含有一深渠溝’且該洙渠溝 包含有一第一側壁區域以及一第二側壁區域； 形成一第一、第二埋入帶擴散區域於該第一、第一侧 壁區域之矽基底内； 形成一遮蔽層以覆蓋該第二侧壁區域； 利用該遮蔽層作為一硬罩幕層，並對該第一側壁區域 進行一離子佈植製程； 去除該遮蔽層； 形成一第一絕緣層於該第一侧壁區域的表面上，並同 時形成一第二絕緣層於該第二侧璧區域的表面上，其中該 第一絕緣層之厚度大於該第二絕緣層之厚度；以及 形成一閘極層於該第一絕緣層與該第二絕緣層之開口 内； 其中，該第二埋入帶擴散區威鄰近於該第二絕緣層之 下方區域’且該第二侧壁區域具有 正常的臨界電壓可執 行該垂直電晶體功能。 11 ·如申請專利範圍第丨0項所述之垂直電晶體之記憶 裝置之製作方法，其中於形成該第/、第二埋入帶擴散區 域之前另包含有下列步驟： 〃 第二側壁區域之表面 形成一領型介電層於該第一 上； 形成一第二導電層於該領型介電層 之開口内 且回蝕0548-10049twf(nl) ； 91349&92001&92003 ； Cheny.ptd 第24頁200525755 六、申請專利範圍 刻該第二導電層以使該第二導電層之頂部凸出於該領型介 電層之頂面； ’以覆蓋該弟一導電 ，以覆蓋該弟二導電 形成一第三導電層於該深渠溝内 層以及該領型介電層，·以及 形成一頂端絕緣層於該深渠溝内 層之表面； 其中，該第一、第二埋入帶擴散區域係鄰近於該第一 導電層以及該第二導電層之該第_、第二侧壁區域的矽基 底内。 1 2 ·如申明專利範圍第1 1項所述之垂直電晶體之記憶 裝置之製作方法，其中於形成該領型介電層之前，另包含 有下列步驟： 形成一離子摻雜擴散區於該深渠溝之下方區域的矽基 底内； 形成一 $電層於該深渠溝之下方區域的側壁上；以及 形成一第一導電層，以填滿該深渠溝之下方區域； 其中’該離子摻雜擴散區環繞該第一導電層，且該介 電層夾設於該第一導電層以及該離子摻雜擴散區之間。 1 3 ·如申請專利範圍第丨〇項所述之垂直電晶體之記憶 裝置之製作方法，其中該遮蔽層為一光阻塗佈材，其後進 行曝光製程以使光阻塗佈材硬化。 1 4 ·如申請專利範圍第丨〇項所述之垂直電晶體之記憶 裝置之製作方法，其中該離子佈植製程使用傾角角度 (t i 1 ΐ ang 1 e )植入的方式，並利用氟作為離子源。0548-10049twf(iil) ； 91349&92001&92003 ； Cheny.ptd200525755 六、申請專利範圍 1 5 · —種垂直電晶體之記憶裝置，包括有· — 一半導體矽基底，包含有一深渠溝，且該深渠溝包含 有一第一側壁區域以及一第二側壁區域； 一第一領型介電層，係形成於該第一侧壁區域之表面 一第二領型介電層，係形成於該第二侧壁區域之表面 -導電層，係形成於該第-領型介；：K二:= 介電層之開…其中該導；層之鄰近於 域未完全被該第一領型介電層覆盍，且 # · 該第二侧壁區域完全被該第二領型介電層覆盖’ 一頂端絕緣層，係覆蓋該導電層之表面， / 道雪層且形成於該弟 一埋入帶擴散區域，係鄰近於该¥ % 一側壁區域之矽基底内； ^ 一第一絕緣層，係形成於該頂端絕緣層上方之該第 側壁區域的表面上； 一第二絕緣層，係形成於該頂端絕緣層上方之該第二 側壁區域之該第二領型介電層的表面上；以及 一閘極層，係形成於該第一絕緣層與该第一絕緣層之 開口内。 1 6 ·如申請專利範圍第1 5項所述之垂直電晶體之記憶 裝置，另包含有一深渠溝電容器，其包含有： 一第一多晶矽層，係填滿該深渠溝之下方區域； 一離子摻雜擴散區，係形成於該深渠溝之下方區域的200525755 六、申請專利範圍 矽基底内，且環繞該第一多晶矽層；以及 一介電層，係形成於該深渠溝之下方區域的侧壁上， 且夾5又於該弟一多晶梦層以及該喊子推雜擴散區之間。 1 7 ·如申請專利範圍第1 5項所述之垂直電晶體之記憶 裝置，其中該第一、第二領型介電層係由氧化矽材質所構 成。 1 8 ·如申請專利範圍第1 5項所述之垂直電晶體之記憶 裝置，其中該導電層包含有：斤 一離子摻雜之第二多晶矽層，其中該第二多晶矽層之 頂部係突出於該第一領型介電層之了員面，且該第二多晶矽 層之鄰近於該第二側壁區域完全被該第二領型介電層覆 蓋；以及 一第三多晶矽層，係形成於該第二多晶矽層之表面 上，且覆i該第一領型介電層之頂面 1 9.如申請專利範圍第1 5項所述之垂直電晶體之記憶 裝置，其中該頂端絕緣層係由氧化矽材質所構成。 2 0 ·如申請專利範圍第丨5項所述之垂直電晶體之記憶 裝置，其中該第一絕緣層舆該第 > 絕緣層係為一氧化矽 〇 2 1 ·如申請專利範圍第丨5項所述之垂直電晶體之記憶 裝置，其中該閘極層係為一多晶矽層。 深渠溝，且該深渠溝 2 2 · —種垂直電晶體之記憶装f之製作方法，包括有 下列步驟： ~ 提供一半導體矽基底，包含有 第27頁 0548-10049twf(nl) ； 91349&92001&92003 ； Cheny.ptd 200525755 六、申請專利範圍 包含有一第：：壁區域以及一第二側壁區域； 形成一第一邊型介電層於該第—側壁區域之表面上； 形成一第一領型介電層於該第二側壁區域之表面上； 形成一第一導電層於該第一領型介電層與該第二領塑 介電層之開口内； 形成一遮蔽層以覆蓋該第二側壁區域之該第二領型介 電層； 利用該遮蔽層作為一硬罩幕層並蝕刻去除該第一領型 介電層，直炱該第一導電層之頂部突出於該第一領型介電 層之頂面； 去除該遮敝層， 形成一第二導電層於該第一導電層上且覆蓋該 型介電層覆孤’且5亥弟一導電層之鄰近於該第_ 、 完全被該第二領型介電層覆蓋； 一側壁區域 形成一頂端絕緣層於該第二導電層之表面上· 形成一埋入帶擴散區域於該第一側壁區扶—’ 土匕續之石夕其 ，且該埋入帶擴散區域鄰近於該第一、第二邕聲p 土展内 今黾層； 侧壁 側壁 形成一第一絕緣層於該頂端絕緣層上方之該第 區域的表面上， 形成一第二絕緣層於該頂端絕緣層上方之該第 區域之該第二領型介電層的表面上；以及 形成一閘極層於該第一絕緣層與該第二絕緣屛夕0曰 曰 < 開口 内。 23 ·如申請專利範圍第2 2項所述之垂直電晶體之200525755 々、申請專利範圍 第二領型介電層之 裝置之製作方法，其中於形成該第一 前另包含有下列步驟： 形成離子备雜擴散區於該深渠溝之下方區域的矽基 底内； 形成一介電層於該深渠溝之下方區域的側壁上；以及 形成一多晶石夕層，以填滿該深渠溝之下方區域； 其中’該離子摻雜擴散區環繞該第一導電層，且該介 電層夾設於該多晶矽層以及該離子摻雜擴散區之間。 2 4 ·如申請專利範圍第2 2項所述之垂直電晶體之記憶 置之製作方法’其中該遮蔽層為一光阻塗佈材，其後進行 曝光製程以使光阻塗佈材硬化。 2 5 ·如申請專利範圍第2 2項所述之垂直電晶體之記憶 置之製作方法，其中該第一、第二領型介電層為一氧化矽 層。 2 6 ·如申請專利範圍第2 2項所述之垂直電晶體之記憶 置之製作方法，其中該第一導電廣為一離子摻雜之多晶矽 層，且該第二導電層為一多晶矽層。 2 7 .如申請專利範圍第2 2項所述之垂直電晶體之記憶 置之製作方法，其中該頂端絕緣層為一氧化石夕層。 2 8 ·如申請專利範圍第2 2項所述之垂直電晶體之記憶 絕緣層為一氧化石夕層 第 置之製作方法，其中該第0548-10049twf(nl) ； 91349&92001&92003 ； Cheny.ptd 第29頁
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