TW200525615A - Vertical butting contact and method of making the same - Google Patents

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200525615 五、發明鋼ο) " ' 1 -- 【發明所屬之技術領域] 本發明係關於一種接觸元件結構，特別是關於一種具低電 阻值特性之喊連接觸元件（b u 11丨n g c 0 n t a c t )的結構及其 【先前技術】 在半導體製程中，接觸元件常用以電連接導電層，例如金 屬導線和離子摻雜層。通常，該行業者習慣將連接兩不同 層金屬内連線（metal interconnection)之接觸元件稱做 、「介層插塞（via plug)」或「介層窗插塞」；而將連接半 導體基底上的離子摻雜層與第一層金屬内連線之接觸元件 稱做是「接觸插塞（contact plug)」或「接觸窗插塞」。 在許多實際應用場合中，往往需要將半導體基底内兩不同 電性之離子摻雜層互相做電連接，或者在電路設計上使不 同電性之離子摻雜層短路（short —circuiting);此時，即 必須使用所謂的「毗連接觸結構」。 ，一顯示習知之毗連接觸插塞放大剖面結構。如圖一所 示’習知此連接觸插塞結構1係用以田比連離子井1 1與離子 換雜層12，使離子井11與離子摻雜層12互相電連結，並在 電路上形成短路。離子井U與離子摻雜層12皆形成於半導 體基底1 0的主表面（main surf ace)i 5上，且互為相反電

第11頁 200525615 五、發明說明（2) 性，例如，離子井1 1為p型井，則離子摻雜層丨2為N型井。 田比連接觸插塞結構1 一般係形成於兩相鄰電晶體3 Q與4 〇之 間的狹小空間處，其中離子摻雜層1 2即做為電晶體3 〇與4 〇 之汲極或源極。習知w比連接觸插塞結構1包含有金屬插塞 主體20，其係嵌於形成於介電層50内的接觸洞（contact h ο 1 e ) 2 2中。如熟習該項技藝者所知，接觸洞2 2通常係利 用電晶體30與40之側壁子（spacer)32與42作為蝕刻遮罩， 進行自行對準（s e 1 f - a 1 i g n e d )蝕刻介電層5 0，並繼續蝕刻 挖入半導體基底10的主表面15，使接觸洞22之深度超過離 子摻雜層12之接面深度（junction depth)，暴露出在離子 摻雜層1 2下方部分的離子井1 1。然後，在接觸洞2 2底部的 石夕基底表面形成金屬矽化物（s i 1 i c i d e )層2 4，以降低接觸 電阻。最後進行金屬填入，將接觸洞2 2填滿金屬，再以化 學機械研磨（CMP )將接觸洞2 2外的金屬去除，即完成習知 田比連接觸插塞結構1之製作。 然而’隨著半導體元件尺寸的縮小，電晶體汲極/源極的 接面深度也隨之變淺，亦即超淺接面（u 11 r a - s h a 1 1 〇 w j u n c t i 〇 n )元件，如此使得習知毗連接觸插塞結構i在電連 接離子摻雜層1 2時遇到電阻值過大的問題。這是由於毗連 接觸插塞結構1的金屬插塞主體2 〇與離子摻雜層1 2的有效 接觸面積變小的緣故。此外，由於電晶體汲極/源極的接 面深度變淺，在形成金屬矽化物層2 4時，會造成離子摻雜 層1 2内的摻質濃度明顯下降。因此，需要一種改良之毗連

第12頁 200525615 五、發明說明（3) 接觸插塞結構，以解決上述習知技藝之不足，並改善下世 代先進半導體元件之效能。 【發明内容】 本發明之主要目的即在提供一種新穎的毗連接觸插塞結 構，能有效降低接觸電阻。 根據本發明之較佳實施例，本發明係提供一種毗連接觸元 件結構，包含有一基底，其上具有至少一電晶體，該電晶 體具有一側壁子；一第一離子摻雜層，設於該電晶體一側 之該基底中；一第二離子摻雜層，設於該第一離子摻雜層 下方之該基底中，且該第二離子摻雜層之電性與該第一離 子摻雜層之電性相反；一接觸洞，貫穿該第一離子摻雜 層，通達該第二離子摻雜層；一底部金屬矽化物層，形成 於該接觸洞之底部；一摻雜多晶矽層，由該兩相鄰電晶體 之側壁子表面向下延伸至該接觸洞底部，且該摻雜多晶矽 層電性與該第一離子摻雜層相同；一側壁金屬矽化物層， 由部分該摻雜多晶矽層轉化而成，由該兩相鄰電晶體之側 壁子表面向下延伸連接至該底部金屬$夕化物層；一離子外 擴散延伸區，與該第一離子摻雜層相接，其中該離子外擴 散延伸區之電性與該第一離子摻雜層相同；以及一金屬 層，設於該底部金屬矽化物層與該側壁金屬矽化物層之 上，並填滿該接觸洞。

第13頁 200525615 五、發明說明（4) 一離子摻雜層相同； .M ^ 化物層與該侧壁金屬矽：J J : 該底部金屬矽 /化物層之上，並填滿該接觸洞。 ί : ί，ί ί G;J更進-步了解本發明之特徵及技 而所附圖式僅供參考細說明與附圖。然 限制者。 。兒明用，並非用來對本發明加以 式 方 施 實 [ 藉發例示號 即本施面符 下為實剖之 以二佳之同 由明 立思ο 圖較構相 中二結用 其第塞沿 ;之插則 例明觸域 施發接區 實本連或 佳為®th件 較三明元 之圖發之 明，本似 發例作類 本施製或 明實為同 說佳六相 細較圖中 詳一至圖 式第四。 圖之圖圖 百先、，請參閱圖二，圖二為依據本發明第一較佳實施例 士毗連接觸插塞結構1 〇 〇之剖面示意圖。本發明第一較佳 貫施例之毗連接觸插塞結構100係用以毗連離子井n與離 子摻雜層1 2，使離子井1丨與離子摻雜層丨2互相電連結， 並在電路上形成短路。離子井Η與離子摻雜層12皆形成 於半導體基底10的主表面（main surface)i5上，且互為 相反電性，例如，離子井1 1為P型井，則離子摻雜層丨2為 N型井。本發明第一較佳實施例係以離子井丨丨為p型井

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(卩）’離子摻雜層12為]\1型井（1\[+>)炎>/丨>^〜 插塞結構1 00係形成於兩相鄰電a乍，明。毗連接觸 間處，其中電晶體3。與二= ί = 晶體3〇與4〇之沒極或源極。依據本 ;f 接觸洞22的尺寸在0.35微米以 :丄ί ϋ Γ :同㈣’本發明毗連接觸插塞結構1 〇〇 :二有/屬插土主體20，其係嵌於形成於介電層50内的 ，觸洞（contact h01e)22中。接觸洞22係利用電晶體30 〃、4 0之側壁子3 2與4 2作為餘刻遮罩，進行自行對準 (self-al igned)餘刻介電層50，並繼續蝕刻挖入半導體 基底10的主表面15 ’使接觸洞22之深度超過N+離子摻雜層 12之接面深度（junction depth)，暴露出在n+離子摻雜層 1 2下方部分的P離子井1 1。根據本發明之第一較佳實施 例’ N+離子推雜層1 2具淺接合接面或超淺接合接面，例如 5 0至4 0 0埃之接面深度；接觸洞2 2之深度係低於基底1 〇之 主表面1 5以下，例如8 0 0至1 2 0 0埃左右。 本發明毗連接觸插塞結構1 0 0另包含有一底部金屬矽化物 層2 6，以及一側壁金屬矽化物層2 5由電晶體3 0與4 0之側 壁子32與42表面向下延伸至底部金屬矽化物層26。根據 本發明之第一較佳實施例，在側壁金屬矽化物層2 5與側 壁子32與42之間尚有一摻雜多晶石夕（doped polysilicon) 層2 5 a，且其電性與N+離子摻雜層1 2相同。底部金屬矽化 物層2 6與側壁金屬矽化物層2 5皆是由鈦/氮化鈦（T i / T i N )

第15頁 200525615 五、發明說明（6) 所構成’但不限於此。其它金屬矽化物，例如钽及氮化 姐（Ta/TaN)亦可採用。底部金屬矽化物層26係形成於接 觸洞22的底部表面，並位於p+摻雜區13上方，並與p+摻雜 區13,鄰，。形成摻雜區13的目的在進一步提升導電 性。需注意在某些實施例中，p+摻雜區丨3亦可省略。側壁 ，屬f化物層25以及摻雜多晶矽層25a乃本發明之主要特 徵之一，其中側壁金屬矽化物層25較佳厚度约為30至3 00 埃^ ^，且由部分的摻雜多晶矽層25a所形成。摻雜多晶 ^ /^摻質（電性削+離子摻雜層12相同），例如填 ΐ f雜多晶矽與半導體基底10之間的接觸部 分，向外擴政形成高濃度的離子外擴散延伸區（〇u t 一 diffusion extension) 14。本發明之另一主要特徵即為 環^(annular)離子外擴散延伸區14，其環繞包圍本發明 毗連接觸插塞結構1 〇 〇之下端，並與離子摻雜層丨2融入合 併（merge)。金屬插塞主體20係形成於底部金屬 26與側壁金屬石夕化物層25之上，且填滿接觸洞“。如 此，與習知技藝相較，本發明由於有侧壁金屬矽化物声 25、摻雜多晶矽層25a與離子外擴散延伸區14 曰 得金屬石夕化物層與淺接合接面之離子摻雜層12之/ I 效接觸面積加大，進而降地接觸電阻。在 中，換雜多晶石夕層25a亦可能被完全轉化在成 第一較佳實施例之邮b連 本發明第二較佳實施例 請參閱圖三，圖三為依據本發明 接觸插塞結構2 0 0之剖面示意圖

200525615 五、發明說明（7) 係關於一種雙向（bi-directional)可電抹除可程式化記 憶體（EEPR0M)。根據本發明第二較佳實施例，毗連接觸 插塞結構200用以田比連p型離子井（shallow P well; SPW) 11與N+離子摻雜層12，使P型離子井（SPW)ll與N+離子摻雜 層12互相電連結，並在電路上形成短路。p型離子井 (SPW)ll與N+離子摻雜層12皆形成於半導體基底1〇的主表 面（main surface)l5上，其中N+離子摻雜層12係形成於電 晶體130與140之間的p型離子井（SPW)ll内，而p型離子'井 (S P W ) 1 1由淺溝絕緣結構8 5隔絕’因此淺溝絕緣結構8 5之 深度大於P型離子井（SPW)ll之接面深度。p型離子井 (SPW)ll係形成於一記憶體深N型井（cell N well· CNW) 6 〇中。由複數個串聯的記憶體胞所組成之記憶體串8 〇形 成於P型離子井（SPW)ll上，其中電晶體140即屬於記憶體 串80之末端記憶體電晶體，並與毗連接觸插塞結構2〇〇~相 鄰。電晶體1 3 0可以為另一記憶體串之末端記憶體電晶 體，亦可能為一選擇電晶體。根據本發明之第二較佳實 施例’記憶體串8 0中的每一記憶體胞皆為堆疊結構，亦 即在浮動閘極上方堆疊一控制閘極。 毗連接觸插塞結構2 0 0同樣包含有金屬插塞主體2 〇，其係 嵌於形成於介電層5 0内的接觸洞2 2中。接縮、、因？ 9孫刹用’ 電晶體m與14〇之側壁子132與142作為係= 自行對準蚀刻介電層5 0 ’並繼續钱刻挖入半導體基底1 〇 的主表面，使接觸洞22之深度超過N+離子摻雜層if之接面

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層12 下方部分的P型離子 井 冰度’暴路出在N +離子推雜 (SPW) 11。 〜、 構2°〇另包含有-底部金屬石夕化物層26， 9 S ! >1 1 ί金屬矽化物層2 5由電晶體1 3 〇與1 4 〇之側壁子 # μ t第一 _ 2Ζ至底部金屬石夕化物層26。根據本 m气心仏貫施例，在側壁金屬石夕化物層25與側壁 子3 2 /、42之間尚有一摻雜多晶矽層25a，且其電性與N+離

子摻雜層1 2相同。底部金屬矽化物層2 6與側壁金屬矽化 物層25皆是由鈦/氮化鈦所構成，但不限於此。其它金屬 矽化物’、例如鈕及氮化鈕亦可採用。底部金屬矽化物層 2 6係形成於接觸洞2 2的底部表面，並位於p+摻雜區丨3上 方’並直接與P+摻雜區1 3相鄰接。p+摻雜區1 3在進一步提 升導電性。需注意在某些實施例中，p+摻雜區丨3亦可省 略。側壁金屬矽化物層2 5以及摻雜多晶矽層2 5 a乃本發明 之主要特徵之一，其中側壁金屬矽化物層2 5較佳厚度約 為3 0至3 0 0埃之間，且由部分的摻雜多晶矽層2 5 &所形 成。摻雜多晶矽層2 5 a内的摻質，例如磷或砷，經由摻雜 f ^石夕與半導體基底丨0之間的接觸部分，向外擴散形成 局/辰度的離子外擴散延伸區（〇ut-diffusion extension) 14。環狀（annular)離子外擴散延伸區14環繞包圍毗連接

觸插塞結構2 0 0之最下端，並往上與N+離子摻雜層丨2融入 合併（merge)。金屬插塞主體2〇係形成於底部金屬矽化物 層2 6與側壁金屬矽化物層2 5之上，且填滿接觸洞2 2。毗

第18頁 200525615 五、發明說明（9) 連接觸插塞結構2 0 0上面電連接一金屬導線90，用來傳輸 位元線訊號。 請參閱圖四至圖六，以下即藉由圖四至圖六詳細說明本 發明就連接觸插塞結構之製作方法。首先，如圖四所 示，提供一基底10，其上具有一離子井U。在基底1〇之 主表面1 5上形成複數個電晶體，包含有兩相鄰之電晶體 30以及40。在兩相鄰之電晶體3〇與40之間的基底1 〇内形 成有淺接面之離子摻雜層1 2。電晶體3 0以及4 0皆具有側 壁子3 2與4 2，例如氮化矽側壁子。接著，進行一化學氣 相沈積製程，沈積一介電層5 0，覆蓋主表面1 5上之複數 個電晶體，且填滿兩相鄰電晶體3 〇與4 0之間的空隙。可 繼續進行一平坦化製程，例如化學機械研磨，將介電層 5 0表面平坦化。 θ 如圖五所示，接著利用黃光以及蝕刻製程，以及利用側 壁子3 2與4 2作為刻遮罩，採自行對準方式在相鄰電晶 體3 0與4 0之間的介電層5 0中蝕刻出接觸洞2 2。接觸洞& 係貫穿該離子摻雜層1 2 ’通達該離子井1 1。根據本發明 之較佳實施例，N+離子摻雜層1 2具淺接合接面或超淺"接合 接面，例如5 0至4 0 0埃之接面深度；接觸洞2 2之深度係^ 於基底10之主表面15以下，例如800至1200埃左右。接一 著，進行一化學氣相沈積製程，於接觸洞2 2内壁，包括 側壁子3 2與4 2表面上沈積一摻雜多晶矽層，例如丨〇 〇至

200525615 五、發明說明（ίο) 3 0 0埃。然後進行非等向性乾蝕刻，回蝕誃曰 層矣並：續向下挖掉一部份基底1〇，形成由；壁夕子曰;二 ^22 ® ^ ^ ^ ^ ^ ^ #1 ^ 3植H觸H丁广一f子換雜製程，將高濃度的摻質如 BF2植入接觸洞22底部，形成底部摻雜區丨3。 =圖六所示，接著進行一接觸洞回火（c〇ntact anneai) 衣私，例如回火溫度在6 9 0。(：至95〇^，時間介於5秒至3〇 心在回火的過程中，摻雜多晶矽層側壁子2 5 a内的摻質 |向與其相接觸之基底1〇擴散，而形成離子外擴散延伸 區1 4。離子外擴散延伸區丨4環繞緊鄰於摻雜多晶矽側壁 子2 5 a下部，並融入合併於離子摻雜層丨2。然後，進行一 金屬石夕化物製程，將接觸洞底部暴露出來的基底丨〇反應 成底部金屬矽化物2 6，同時將部分的摻雜多晶矽層側壁 子2 5 a與金屬反應成側壁金屬矽化物2 5。最後，於接觸洞 2 2中填入金屬，例如鎢。如此，即完成本發明毗連接觸 插塞結構之製作。 以亡所述僅為本發明之較佳實施例，凡依本發明申請專 利範圍所做之均等變化與修飾，皆應屬本發明專利之涵 蓋範圍。

第20頁 200525615 圖式簡單說明 圖式之簡單說明 圖一顯示習知之田比連接觸插塞放大剖面結構。 圖二為依據本發明第一較佳實施例之毗連接觸插塞結構 之剖面示意圖。 圖三為依據本發明第二較佳實施例之毗連接觸插塞結構 之剖面示意圖。 圖四至圖六顯示本發明毗連接觸插塞結構之製作方法。 圖式之符號說明 1 田比 連 接 觸 插 塞結 構 10 半 導 體 基 底 11 離 子 井 12 離 子 摻 雜 層 13 P + 換 雜 區 14 離 子 外 擴 散 延 伸 區 15 主 表 面 2 5a 摻 雜 多 晶 矽 側 壁 子 20 金 屬 插 塞 主 體 22 接 觸 洞 24 金 屬 矽 化 物 層 25 側 壁 金 屬 矽 化 物 層 26 底 部 金 屬 矽 化物 層 30 電 晶 體 32 側 壁 子 40 電 晶 體 42 側 壁 子 50 介 電 層 60 記 憶 體 深N型井 80 記 憶 體 串 85 淺 溝 絕 緣 層 90 位 元 線 金 屬 導 線 100 田比 連 接 觸 插 塞結 構 130 電 晶 體

第21頁 200525615 圖式簡單說明 140 電晶體 132 側壁子 142 側壁子 2 0 0 毗連接觸插塞結構 第22頁 11··

Claims (1)

1. 200525615 六、申請專利範圍 1 · 一種祈b連接觸（b u 11 i n g c ο n t a c t )元件結構，包含有： 一基底，其上具有兩相鄰之電晶體，各該電晶體皆具有 側壁子； 一第一離子摻雜層，設於該兩相鄰之電晶體間的該基底 中； 一第二離子摻雜層，設於該第一離子摻雜層下方之該基 底中，且該第二離子摻雜層之電性與該第一離子摻雜層 之電性相反； 一接觸洞，形成於該兩相鄰電晶體之側壁子間，且該接 觸洞係貫穿該第一離子摻雜層，通達該第二離子摻雜 層； 一底部金屬矽化物層，形成於該接觸洞之底部； 一摻雜多晶矽層，由該兩相鄰電晶體之側壁子表面向下 延伸至該接觸洞底部，且該摻雜多晶矽層電性與該第一 離子掺雜層相同； 一側壁金屬矽化物層，由部分該摻雜多晶矽層轉化而 成，由該兩相鄰電晶體之側壁子表面向下延伸連接至該 底部金屬矽化物層； 一離子外擴散延伸區，由該摻雜多晶矽層外擴散而成， 並與該第一離子摻雜層相接，其中該離子外擴散延伸區 之電性與該第一離子摻雜層相同；以及 一金屬層，設於該底部金屬石夕化物層與該側壁金屬石夕化 物層之上，並填滿該接觸洞。

   第23頁 200525615 六、申請專利範圍 2 .如申請專利範圍第1項所述之毗連接觸元件結構，其中 該摻雜多晶矽層之厚度係由下向上遞減。 3. 如申請專利範圍第1項所述之毗連接觸元件結構，其中 該側壁金屬矽化物層包含有鈦以及氮化鈥。 4. 如申請專利範圍第1項所述之毗連接觸元件結構，其中 該底部金屬矽化物層包含有鈦以及氮化鈦。 5 .如申請專利範圍第1項所述之毗連接觸元件結構，其中 該第一離子摻雜層係為N+摻雜，用來作為該兩相鄰之電晶 體之汲極或源極。 6. 如申請專利範圍第1項所述之毗連接觸元件結構，其中 該第二離子摻雜層為P型摻雜。 7. 如申請專利範圍第1項所述之毗連接觸元件結構，其中 該兩相鄰電晶體的其中之^ 一係為一記憶體串（in e m ο Γ* y s t r i n g )的末端電晶體記憶體胞。 8. 如申請專利範圍第1項所述之毗連接觸元件結構，其中 該兩相鄰電晶體各為一記憶體串（memory string)的末端 電晶體記憶體胞。

   第24頁 200525615 六、申請專利範圍 9 . 一種毗連接觸元件結構，包含有： 一基底，其上具有至少一電晶體，該電晶體具有一側壁 子； 一第一離子摻雜層，設於該電晶體一側之該基底中； 一第二離子摻雜層，設於該第一離子摻雜層下方之該基 底中，且該第二離子摻雜層之電性與該第一離子摻雜層 之電性相反； 一接觸洞，貫穿該第一離子摻雜層，通達該第二離子摻 雜層； 一底部金屬矽化物層，形成於該接觸洞之底部； 一側壁金屬石夕化物層，由該側壁子向下延伸至該底部金 屬矽化物層； 一離子外擴散延伸區，緊鄰該側壁金屬矽化物層之下 部，並與該第一離子摻雜層相接，其中該離子外擴散延 伸區之電性與該第一離子摻雜層相同；以及 一金屬層，設於該底部金屬矽化物層與該側壁金屬矽化 物層之上，並填滿該接觸洞。 1 0.如申請專利範圍第9項所述之毗連接觸元件結構，其 中該側壁金屬矽化物層包含有鈦以及氮化鈦。 1 1 .如申請專利範圍第9項所述之毗連接觸元件結構，其 中該底部金屬矽化物層包含有鈦以及氮化鈦。

   第25頁 200525615 六、申請專利範圍 1 2.如申請專利範圍第9項所述之毗連接觸元件結構，其 中該第一離子摻雜層係為N+摻雜，用來作為該電晶體之汲 極或源極。 1 3.如申請專利範圍第9項所述之毗連接觸元件結構，其 中該第二離子摻雜層為P型摻雜。 1 4.如申請專利範圍第9項所述之毗連接觸元件結構，其 中該電晶體係為一記憶體串（m e m 〇 r y s t r i n g )的末端電晶 體記憶體胞。 1 5.如申請專利範圍第1 4項所述之毗連接觸元件結構，其 中該電晶體係為一堆疊電可抹除可程式化快閃記憶體胞 (stacked flash memory cell) 〇

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