TW200522280A - High-voltage device structure having high endurance capability of ESD - Google Patents

High-voltage device structure having high endurance capability of ESD Download PDF

Info

Publication number
TW200522280A
TW200522280A TW092136356A TW92136356A TW200522280A TW 200522280 A TW200522280 A TW 200522280A TW 092136356 A TW092136356 A TW 092136356A TW 92136356 A TW92136356 A TW 92136356A TW 200522280 A TW200522280 A TW 200522280A
Authority
TW
Taiwan
Prior art keywords
region
scope
patent application
protection element
item
Prior art date
Application number
TW092136356A
Other languages
English (en)
Other versions
TWI263311B (en
Inventor
Ming-Dou Ker
Kuen-Shien Lin
Geeng-Lih Lin
Original Assignee
Vanguard Int Semiconduct Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vanguard Int Semiconduct Corp filed Critical Vanguard Int Semiconduct Corp
Priority to TW092136356A priority Critical patent/TWI263311B/zh
Priority to US10/992,362 priority patent/US7129546B2/en
Publication of TW200522280A publication Critical patent/TW200522280A/zh
Application granted granted Critical
Publication of TWI263311B publication Critical patent/TWI263311B/zh

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/601Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113Isolations within a component, i.e. internal isolations
    • H10D62/115Dielectric isolations, e.g. air gaps
    • H10D62/116Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251Source or drain electrodes for field-effect devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126Top-view geometrical layouts of the regions or the junctions

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

200522280
發明所屬之技術領域: 本發明係有關於一種靜電放電防護元件,特別有關於 一種應用於向壓元件之靜電放電防護元件結構。 先前技術: 在半導體裝置中,靜電放電(ESD〔electrostatic discharge)經常在乾燥環境下因碰觸帶靜電體而自晶片之 輸出^墊(I/O pad)侵入,造成積體電路損傷。 當CMOS製程技術縮小到次微米階段,先進的製程技 術,例如更溥的閘極氧化層,更短的通道長度,更淺的汲 極/源極接面深度,LDD(低摻雜濃度汲極)結構,以及金屬 石夕化物(si licided)擴散層等,這些先進的製程反而嚴重 地降低CMOS 1C的靜電放電防護能力,根據目前的工業標 準’ 1C 70件中積體電路的輸出入端(I/〇 pad)需能承受超
過2 000V的人體模型ESD應力以及超過200V的機械模型ESD 模型,因此,為了防止ESD放電造成ic内部電路的損害, 通常在輸出塾片至内部電路間會設置以!)防護電路或ESD防 護元件以防止ESD損害。 目前越來越多的自動化及消費型電子產品應用在高壓 領域中’例如喷墨頭驅動I c即須使用高壓製程,而應用在 尚壓電路之傳統ESD防護元件結構,以N型金氧半場效電晶 體(NM0S)為例,其係如第la圖及第lb圖所示,第la圖係為 一習知咼壓NM0S電晶體之上視圖;第1 b圖則為第丨a圖沿著 A - A切線之剖面圖,N Μ 0 S元件1其源極n+摻雜區1 1及閘極1 3 係轉接至接地端’汲極Ν+摻雜區1 2則耗接至輸出入墊片上
0516-10207TW(Nl);91022;MIKE.ptd 第5頁 200522280 五、發明說明(2) (I/O pad),在汲極…摻雜區12下方形成一 n型井區14用以 作為緩衝’當發生靜電放電時,藉由寄生ΝρΝ雙载子電晶 體(lateral BJT)之導引(bypass)來保護内部電路。然 而,過度集中之ESD電流會引起元件的損壞。由於尖端放 電的原理’電流多集中在汲極N+摻雜區1 2的轉角 120(corner)處,因此會先由轉角12〇處先崩潰 (breakdown),使電流路徑多集中於轉角處,造成電流導 通路徑分佈不均的問題。 美國專利第6258672號專利提供另一種ESD保護電路,
其包括有至少一連接至參考電壓源之源極、至少一連接至 輸出/入塾片及内部電路間之汲極及至少一閘極,其特徵 為閉極電極區域的寬度係由中央往兩旁擴大,但仍無法解 決電荷易由轉角處先崩潰造成導通不均的問題。 發明内容: 有鑑於此’本發明的目的就在於提供一高靜電放電 (electrostatic discharge,ESD)防護元件結構,藉由汲 極區域側邊邊緣至對應之通道區域側邊呈不等距離,使汲 極區域週邊形成多個放電轉角,以增進靜電放電導通效能 及增進電性導通的均勻度。
為達上述目的,本發明提供一靜電放電防護元件結 構’係包括··一基板;一通道區域,形成於該基板表面的既 疋位置上’該通道區域具有一第一側及一第二側;一源極 區域’鄰接於該第一側;一汲極區域,鄰接於該第二側, 係包括一濃摻雜區域及形成於該濃摻雜區域下方的一淡摻
200522280 五、發明說明(3) 雜井區 其中,該濃摻雜區域之寬度係沿一縱軸方向而變 化’使遺?辰換雜區域之一側邊至該通道區域之該第二側呈 不專距離。 為了讓本發明之上述和其他目的、特徵、和優點能更 明顯易懂,下文特舉一較佳實施例,並配合所附圖示, 洋細說明如下: 實施方式:
/第2a圖所示係為本發明一第一實施例之上視圖;第2匕 =,為第2a圖沿著b —b,切線之剖面圖;第2c圖係為第“圖 沿著切線之剖面圖,在本實施例中之靜電放電防護元 件係一指狀(finger —type)排列之NM〇s電晶體2〇,其係包 括一基板2、一没極區域22、設於汲極區域22左右兩側之 源極區域23及設於汲極區域22及源極區域23間之通道區域
該沒極區域22係為一N型摻雜區,係耦接至輸出入墊 片3上’其係包括一濃摻雜區域22〇及形成於濃摻雜區域 220下方的淡摻雜井區221,其中,該濃摻雜區域之22〇寬 度係沿一縱軸γ方向於第一寬度a及第二寬度b間變化,使 濃摻雜區域2 20於對應於兩通道區域24之第一側邊22〇〇及 第二側邊220 1形成數個梯形凸出,並形成多個放電轉角 2 5 ’在濃摻雜區域2 2 0的周邊環繞設有淺通道絕緣層(s τ j) 2 6。上述兩源極區域2 3係為N型摻雜區,其係耦接至接地 端(GND) ’兩源極區域下方則為p型摻雜區(p —tube)。在兩 通道區域24上形成有閘極結構24〇,其係分別形成於源極
0516- 10207TW(N1) ;91022 ;MIKE.ptd 第7頁 200522280
區域23及汲極區域220間的基板2表面上,雨 係耦接到一電源線或是受一前置驅動電路 。構2 4 0 示)。 仏市U圖中未 第3圖係為本發明一第二實施例之上視圖,其八 結構包括沒極區域22之淡摻雜井區221、淺通道絕产二刀 源極區域2 3及通道區域2 4係與前一實施例相同,在此不再 贅述。其主要不同係為在汲極區域22中之濃摻雜區域22〇, 於對應於兩通道區域24之第一側邊2 20 0及第二側邊22〇1形 成數個二角狀凸出’使其具有多個放電轉角25,。 第4圖係為本發明一第三實施例之上視圖,其大部分 結構包括汲極區域22之淡摻雜井區221、淺通道絕緣層& · 源極區域23及通道區域24係與前一實施例相同,在此θ不再 贅述。其主要不同係為在沒極區域22中之濃摻雜區域 220’ ’於對應於兩通道區域24之第一側邊2200及第二側邊 2 2 0 1形成數個圓弧狀凸出,使其形成多個放電轉角2 5,,。 第5圖係為本發明一第四實施例之上視圖,其大部分 結構包括汲極區域2 2之淡摻雜井區2 2 1、淺通道絕緣層2 6 ; 源極區域2 3及通道區域2 4係與前一實施例相同,在此不再 贅述。其主要不同係為沒極區域22中包括有二濃摻雜區域 222,且每一濃摻雜區域222於鄰近對應通道區域24之側邊 形成數個梯形凸出,使其形成多個放電轉角2 7。 第6圖係為本發明一第五實施例之上視圖,其大部分 元件例如包括汲極區域2 2之淡摻雜井區2 2 1、淺通道絕緣 層26 ;源極區域23及通道區域24皆與前一實施例相同,在
200522280 五、發明說明(5) 此不再贅述,其主要不同處係在汲極區域22中的二濃摻雜 區域22 2’於鄰近對應通道區域24之側邊形成數個三角狀凸 出,使其形成多個放電轉角27,。 第7圖係為本發明一第六實施例之上視圖,其大部分 元件例如包括汲極區域2 2之淡摻雜井區2 2 1、淺通道絕緣 層2 6 ;源極區域2 3及通道區域24皆與前一實施例相同,在 此不再贅述’其主要不同處係在沒極區域2 2中的二濃摻雜 區域2 2 2 ’’於鄰近對應通道區域2 4之側邊形成數個圓弧狀 凸出,使其形成多個放電轉角27’,。 如第8 a圖及第8 b圖所示’係為本發明一第七實施例之 上視圖及沿著B _ B ’切線之剖面圖,其係藉由一主動式光罩 (圖中未視)定義出主動區域40、41及42,然後再於主動區 域4 0、42上形成源極區域23及於主動區域41上形成汲極區 域2 2之遭推雜區域2 2 2 ’而在本實施例中,其濃摻雜區域 2 2 2的兩側邊係為梯形’亦可如前述為三角形、弧形之結 構。其絕緣區域2 6不與濃摻雜區域2 2相接觸(如第8 b圖所 示)。 上述各實施例亦可以例如P型金氧半電晶體(PM0S )達 成,若如第9圖所示使用PM0S電晶體,則其源極區域5〇為p 型換雜區;》及極區域51之濃播雜區域510及淡換雜井區511 為P型摻雜區,該基板5 2為N型摻雜基板,其中源極區域5 〇 係叙接至高電源端(VDD)’沒極區域51則輕接至輸出入塾片 (I /0 pad)上。 藉由上述實施例,本發明的確可以藉由汲極區域中濃
0516.10207TW(Nl);91022;MIKE.ptd 第9頁 200522280
摻雜區域之寬度變化’使汲極區域 角’如此可使電流路徑分散,達成m轉 及增進導通的均勻度的功效。 進諍電放電導通效能 雖然本發明已以較佳實施例揭露如上,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之於 和範圍内’當可作各種之更動與潤飾,因此本發明之S 範圍當視後附之申請專利範圍所界定者為準。 ” °
0516-10207TW(Nl);91022;MIKE.ptd 第10頁 200522280 圖式簡單說明 fla圖料—習知ESD高壓防護元件之上視圖; =圖則為第13圖沿著A-A,切線之剖面圖 第23圖所示係為本發明高靜電放電(eUctr〇static discharge,_ 防護能力 m:〇:tatlC 上視圖; 午、,、°構第一較佳貫施例之 第2 b圖係為第2 a圖沿著b R, 第2c圖係為第2&圖沿著^ 面圖; 第3圖所示係為本發明第_%二線,剖面圖; 第4圖所示係為本發明第施例之上視圖; 第5圖所示係為本發明第: = =圖; 第7圖所示係為本發施例之上視圖; 第8a圖係為本發明第七實、1 例之上視圖; 第鬧係為第83圖沿著心=上視圖: 第9圖係為本發明第八者實匕刀線之剖面圖; 相關符號說明: ““列之剖面圖。 1〜E S D防護元件; 1 1〜源極Ν+摻雜區; 1 2〜沒極Ν+摻雜區; 1 3〜通道區域; 1 4〜η型井區; 20、21〜NM0S電晶體; 2〜基板; 22、51〜>及極區域;
0516-10207TW(Nl);91022;MIKE.ptd 第11頁 200522280 圖式簡單說明 23、50〜源極區域; 2 4〜通道區域; 24 0〜閘極結構 220、220’ 、220’’ 、222、222’ 、222,’ 〜濃摻雜區域 2 2 1〜淡摻雜井區; 25、25,、25,,、27、27,、27, ’ 〜放電轉角; 40、41、42〜主動區域
0516-10207™F(Nl);91022;MIKE.ptd 第12頁

Claims (1)

  1. 200522280
    六、申請專利範圍 1 · 一靜電放電防護元件結構,係包括· 一基板; β 一通道區域,形成於該基板表面的 道區域具有一第一側及一第二側; 弋位置上,該通 一源極區域,鄰接於該第一側;及 一汲極區域,鄰接於該第二側,係勺 曲
    及形成於該濃摻雜區域下方的一淡摻雜$。一濃摻雜區域 摻雜區域之寬度係沿一縱軸方向而變化,區’其中,該濃 之一側邊至該通道區域之該第二側呈不等使該濃摻雜區域 2 ·如申請專利範圍第1項所述之靜電放$離。 構,其中該靜電防護元件係為一Ν型金屬&電防護元件結 (NM0S)元件,其中該源極區域係為N型摻^ ^气導體 之該濃摻雜區域及該淡摻雜井區係為刑你區;該汲極區域 為一P型摻雜基板。 ^雜區該基板係 3 ·如申請專利範圍第2項所述之靜 構,其中該源極區域係耦接至一接地 > 電J1方護元件結 接至一輸出入墊片。 ’该濃摻區域係耦 4·如申請專利範圍第1項所述之靜電放電防$ 一 構,其中該靜電防護元件係為一 P型+ 濩70件
    (PM0S)元件,其中該源極區域係半導體 之該濃摻雜區域及該淡摻雜井區传A p 區;該汲極〇 係為N型摻雜基板。 型摻雜區,該基 b ·如申請專利 ^ ^ ^ ^
    200522280 六、申請專利範圍 係搞接至輸出入塾片上 6 ·如申睛專利範圍第1 / 爐,立Φ太兮、曲 、 迷之靜電放電防謂-μ 構八中在該滚摻雜區域及該通道 ^隻几件結 設 有一絕緣層。 、區域之間,更進一步 7 ·如申凊專利範圍第6項所 * 與該絕緣層相接觸(butting)。 且辰摻雜區域 8·如申請專利範圍第6項所 構…濃摻雜區域被該絕緣層^件結 與4絕緣層不相接觸(butting)。 >雜區域 構 ^如申請專利範圍第8項所述之靜電放電防 ,、中泫絕緣層係為淺通道絕緣層。 70件結 構 I 0 ·如申明專利範圍第1項所述之靜電放電防一 其中泫濃摻雜區域之該側邊係形成數個梯形凸=件結 II ·如申凊專利範圍第1項所述之靜電放電防護元士 構,其中該濃摻雜區域之該側邊係形成數個三角狀凸出了 1 2 ·如申請專利範圍第1項所述之靜電放電防護元件結 構’其中該濃摻雜區域之該側邊係形成數個圓弧狀凸出。 1 3 ·如申請專利範圍第1項所述之靜電放電防護元件結 構’其中該靜電放電防護元件具有複數通道區域以及複數 源極區域,該汲極區域係為一共享汲極,以形成一指狀 M0S ° 1 4 ·如申請專利範圍第1項所述之靜電放電防護元件結 構,其中該通道區域上設有閘極結構,且該閘極詰構麵接
    0516-10207TW(Nl);91022;MIKE.ptd 第14頁 200522280 六、申請專利範圍 到一電源線或是受一前置驅動電路控制。 1 5 · —指狀靜電放電防護元件結構,係包括: 一基板; 二源極區域,形成於該基板表面的既定位置上· 一沒極區域,設於該等源極區域之間,該汲極區域具 有至少一;辰換雜區域及形成於邊濃推雜區域下方的一淡許 雜井區; 4人夕 通道區域,各該通道區域係形成 及該没極區域之間;及 其中’該濃摻雜區域之寬度係沿一縱軸方向而變化, 使該濃摻雜區域之一侧邊至該對應通道區域呈不等距離。 16.如申請專利範圍第15項所述之靜電放電防護元件 結構,其中該靜電防護元件係為—N型金屬氧化半 (二各該源極區域係為N型摻雜區;該没極區域之 Π參雜區域及該淡摻雜井區係為 為一Ρ型摻雜基板。 乂 土攸你 社禮17.Λ申Λ專利範圍第16項戶斤述之靜電放電防護元件 係耦接至一輸出入墊片。 接也螭,忒濃払區域 1 8 ·如申請專利範圍第丨5 結構,其中該靜電防護元件係為二:靜電放電防護元件 (PM0S)元件,各該源極區域係為p 1金屬氧化半導體 該濃摻雜區域及該淡摻井係払雜區;該汲極區域之 為N型摻雜基板。 ,井區係為P型摻雜區,該基板係
    200522280 六、申請專利範圍 19·如申請專利範圍第18項所述之靜電放電防護元件 結構,其中各該源極區域係耦接炱一高電源端,該濃摻雜 區域係耦接至一輸出入墊片上。 2 0 ·如申請專利範圍第1 5項所述之靜電放電防護元件 結構’其中在該濃摻雜區域及該對應通道區域之間’更進 一步設有一絕緣層。 2 1 ·如申請專利範圍第2 〇項所述之靜電放電防護元件 結構,在該濃摻雜區域被該絕緣層所環繞,且該濃摻雜區 域與該絕緣層相接觸(butting)。 2 2 ·如申請專利範圍第2 0項所述之靜電放電防護元件 結構’在該濃摻雜區域被該絕緣層所環繞,且該濃摻雜區 域與該絕緣層不相接觸(but ting)。 2 3 ·如申請專利範圍第2 2項所述之靜電放電防護元件 結構’其中該絕緣層係為淺通道絕緣層。 2 4 ·如申請專利範圍第1 5項所述之靜電放電防護元件 結構’其中該汲極區域具有單一濃摻雜區域,並於該濃摻 雜區域之第一側邊及第二側邊形成數個梯形凸出。 2 5 ·如申請專利範圍第1 5項所述之靜電放電防護元件 結構’其中該沒極區域具有單一濃摻雜區域,並於該濃摻 雜區域之第一側邊及第二側邊形成數個三角狀凸出。 2 6 ·如申請專利範圍第1 5項所述之靜電放電防護元件 結構’其中該没極區域具有單一濃摻雜區域,並於該濃摻 雜區域之第一側邊及第二側邊形成有數個圓弧狀凸出。 2 7 ·如申請專利範圍第丨5項所述之靜電放電防護元件
    0516-10207TW(Nl);91022;MIKE.ptd 第16頁 200522280 六、申請專利ί巳圍 結構,其中該没極區域具有 雜區域於鄰近通道區域之側 2 8 .如申請專利範圍第1 結構,其中該沒極區域具有 雜區域於鄰近通道區域之側 2 9 ·如申請專利範圍第1 結構,其中該汲極區域具有 雜區域於鄰近通道區域之側 30.如申請專利範圍第1 結構,其中各該通道區域上 輕接到一電源線或是受一前 二遭摻雜區域,並於各該濃摻 邊形成數個梯形凸出。 5項所述之靜電放電防護元件 二漢摻雜區域,並於各該濃摻 邊形成數個三角狀凸出。 5項所述之靜電放電防護元件 二浪摻雜區域,並於各該濃摻 邊形成數個圓弧狀凸出。 5項所述之靜電放電防護元件 設有閘極結構,且該閘極結構 置驅動電路控制。
    0516-10207TW(Nl);91022;MIKE.ptd 第17貢
TW092136356A 2003-12-22 2003-12-22 High-voltage device structure having high endurance capability of ESD TWI263311B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW092136356A TWI263311B (en) 2003-12-22 2003-12-22 High-voltage device structure having high endurance capability of ESD
US10/992,362 US7129546B2 (en) 2003-12-22 2004-11-19 Electrostatic discharge protection device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW092136356A TWI263311B (en) 2003-12-22 2003-12-22 High-voltage device structure having high endurance capability of ESD

Publications (2)

Publication Number Publication Date
TW200522280A true TW200522280A (en) 2005-07-01
TWI263311B TWI263311B (en) 2006-10-01

Family

ID=34676149

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092136356A TWI263311B (en) 2003-12-22 2003-12-22 High-voltage device structure having high endurance capability of ESD

Country Status (2)

Country Link
US (1) US7129546B2 (zh)
TW (1) TWI263311B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI836908B (zh) * 2022-07-25 2024-03-21 台灣積體電路製造股份有限公司 積體電路裝置及其形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558046B1 (ko) * 2004-12-28 2006-03-07 주식회사 하이닉스반도체 온도에 둔감한 포화전류를 갖는 모스트랜지스터 및 그를이용한 정전압 발생기
US7855419B2 (en) * 2006-06-15 2010-12-21 Himax Technologies Limited ESD device layout for effectively reducing internal circuit area and avoiding ESD and breakdown damage and effectively protecting high voltage IC
US9385241B2 (en) * 2009-07-08 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge (ESD) protection circuits, integrated circuits, systems, and methods for forming the ESD protection circuits
US8405941B2 (en) * 2009-11-30 2013-03-26 Nuvoton Technology Corporation ESD protection apparatus and ESD device therein
JP5703790B2 (ja) * 2011-01-31 2015-04-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8686509B2 (en) 2012-02-09 2014-04-01 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US9607978B2 (en) * 2013-01-30 2017-03-28 Microchip Technology Incorporated ESD-protection circuit for integrated circuit device
CN107611121B (zh) * 2016-07-11 2020-12-29 联华电子股份有限公司 用于静电放电保护的半导体结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5763919A (en) * 1996-07-08 1998-06-09 Winbond Electronics Corporation MOS transistor structure for electro-static discharge protection circuitry having dispersed parallel paths
TW305071B (en) * 1996-08-14 1997-05-11 Winbond Electronics Corp The MOSFET in electro-static discharge protecting circuit
JP2953416B2 (ja) * 1996-12-27 1999-09-27 日本電気株式会社 半導体装置
US5882967A (en) * 1997-05-07 1999-03-16 International Business Machines Corporation Process for buried diode formation in CMOS
US6013932A (en) * 1998-01-07 2000-01-11 Micron Technology, Inc. Supply voltage reduction circuit for integrated circuit
US6258672B1 (en) * 1999-02-18 2001-07-10 Taiwan Semiconductor Manufacturing Company Method of fabricating an ESD protection device
US6825504B2 (en) * 1999-05-03 2004-11-30 Hitachi, Ltd. Semiconductor integrated circuit device and method of manufacturing the same
US6424013B1 (en) * 1999-07-09 2002-07-23 Texas Instruments Incorporated Body-triggered ESD protection circuit
US6344385B1 (en) * 2000-03-27 2002-02-05 Chartered Semiconductor Manufacturing Ltd. Dummy layer diode structures for ESD protection
US6492208B1 (en) * 2000-09-28 2002-12-10 Taiwan Semiconductor Manufacturing Company Embedded SCR protection device for output and input pad
US6448123B1 (en) * 2001-02-20 2002-09-10 Taiwan Semiconductor Manufacturing Company Low capacitance ESD protection device
US6444511B1 (en) * 2001-05-31 2002-09-03 Taiwan Semiconductor Manufacturing Company CMOS output circuit with enhanced ESD protection using drain side implantation
TW493265B (en) * 2001-08-16 2002-07-01 Winbond Electronics Corp ESD protection circuit with high trigger current
US6936896B2 (en) * 2001-12-21 2005-08-30 Freescale Semiconductor, Inc. Semiconductor apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI836908B (zh) * 2022-07-25 2024-03-21 台灣積體電路製造股份有限公司 積體電路裝置及其形成方法

Also Published As

Publication number Publication date
US7129546B2 (en) 2006-10-31
TWI263311B (en) 2006-10-01
US20050133871A1 (en) 2005-06-23

Similar Documents

Publication Publication Date Title
CN103187413B (zh) 用于esd的垂直bjt和scr
CN101414630A (zh) 横向扩散金属氧化物晶体管
US9601627B2 (en) Diode structure compatible with FinFET process
JP2800702B2 (ja) 半導体装置
TW200522280A (en) High-voltage device structure having high endurance capability of ESD
JP2002324842A (ja) 半導体保護回路
CN111816651A (zh) 静电放电防护元件
TWI392083B (zh) 半導體裝置
TW202015240A (zh) 閘極控制雙載子接面電晶體及其操作方法
CN107454982A (zh) 用于静电放电(esd)或过度电性应力(eos)保护的阶梯鳍式场效应晶体管(finfet)
TW200929522A (en) Semiconductor device
TW201431070A (zh) 具有靜電放電防護功效的電晶體結構
TWI628779B (zh) 雙極性電晶體裝置
CN102693977B (zh) 高电压静电放电防护用的自我检测装置及其制造方法
TWI538160B (zh) 靜電放電保護裝置及其應用
CN1641872A (zh) 具高静电放电防护耐受能力的高压组件结构
JP3244581B2 (ja) デュアルゲート型cmos半導体装置
TWI680579B (zh) 電晶體元件
TW202322336A (zh) 靜電放電保護裝置及其操作方法
US9368391B2 (en) CMOS inverters and fabrication methods thereof
TW201505157A (zh) 半導體裝置及其製造方法
TWI472035B (zh) 場元件
TWI394277B (zh) 橫向擴散金屬氧化物電晶體
JPH08250668A (ja) シリコン−オン−インシュレータ構造での静電放電保護素子及びその製造方法
CN106158832A (zh) 半导体结构

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees