TW200428576A - Cu damascene process and structure - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 230000008569 process Effects 0.000 title claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 114
- 239000002184 metal Substances 0.000 claims abstract description 114
- 230000004888 barrier function Effects 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 84
- 229910052802 copper Inorganic materials 0.000 claims description 75
- 239000010949 copper Substances 0.000 claims description 75
- 239000000463 material Substances 0.000 claims description 27
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910000831 Steel Inorganic materials 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000010959 steel Substances 0.000 claims description 4
- 239000005360 phosphosilicate glass Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims 1
- 229910010271 silicon carbide Inorganic materials 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 13
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 239000007769 metal material Substances 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006555 catalytic reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- QRJOYPHTNNOAOJ-UHFFFAOYSA-N copper gold Chemical compound [Cu].[Au] QRJOYPHTNNOAOJ-UHFFFAOYSA-N 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
200428576
發明所屬之技術領域： 程，特別是有關於利用介 製各及其結構。 本發明係有關於積體電路的銅製 電材料作為阻障層的銅金屬鑲嵌 先前技 過去數 料。但 達到南 更是關 線乃至 素，這 鄰導線 共知， 純紹的 係數卻 以，為 具有低 的電路 低生產 的電子 術： ί p::穑ί ί屬：直被用來當作晶片内部的導線材 疋奴者積體電路製程除了朝小體積之元件發展，以
:度及降低單位成本的目的外，元件之最後的性能 鍵。除了電晶體元件本身的設計外，内連接金屬導 〇連線間之介電層都是影響元件執行速度的重要因 是因導線之電阻值R，和上層導線與下層導線及相 之間會有電容C存在，一如熟知相關技術之人士所 此RC值愈小代表較短之延遲時間。
電阻係數約為2 · 7微歐姆-厘米，但是銅金屬的電阻 約為1 · 7微歐姆-厘米左右，要遠小於鋁金屬。所 有效降低阻抗率，銅材料方為最佳的選擇。由於銅 電阻的特性，因此以銅為導線的元件可承受更密集 排列，如此可大大減少所需金屬層的數目，進而降 成本且提高電腦的運算速度。此外，銅還具有較高 遷移阻力（Electromigration Resistance)，因此 以銅為導線的元件具有更高的壽命以及穩定性。 但是，銅金屬的一些化學性質卻限制了銅製程在積體電路 上的發展。舉例來說，銅原子具有快速的擴散性，在電場 的加速下，銅原子能穿透介電層而快速的擴散，尤其一旦
第7頁 200428576 五、發明說明（2) 銅原子擴散至矽基材中，會引入深層能階受體⑶“口 Level Acceptor)，造成元件的特性退化與失效。因此， 在銅金屬層开> 成命，需要先形成防止銅和氧化層或石夕層接 觸之阻障層（Barrier Layer)，以避免銅擴散或催化等污 染。阻障層的另一項作用是用來提昇金屬與其他材質的附 著力。一般阻障層材料可分為金屬阻障材料以及介電阻障 層材料等’常見的阻障層材料例如有鈕（Ta)、氮化鈕 (TaN)、氮化鈦（TiN)等等。 銅f料無法用傳統的乾式蝕刻技術來進行導線佈植，因此 目前工業界大部分採用新一代的導線製作技術鑲嵌 (Damascene)法來做銅導線的填充。第j圖至第6圖所繪示 為習知銅金屬化製程之剖面示意圖。 請參照第1圖，首先提供基材1〇，並在基材1〇上形成介電 層1 2。接著’利用微影蝕刻方式，在介電層丨2形成開口， 並於開口内填滿金屬材料，即可形成金屬插塞14。此金屬 插塞14係用以連接不同層的元件或金屬層。 接著’請參照第2圖，依序在介電層上形成蝕刻終止層j 6 與另一介電層1 8。並隨後利用微影蝕刻方式，在介電層工2 形成開口20，而暴露出金屬插塞14，如第3圖所示。之 後’為防止鋼金屬的擴散，會在形成銅金屬層之前，先於 開口 20中形成一層阻障層22，如第4圖所示。隨後，再於、 開口 20 ^填滿銅金屬層24，以作為另一層金屬連線結構。 由=阻障材料的導電性質不同，例如金屬阻障材料與介電 阻IV材料’因此形成阻障層2 2後再填滿鋼金屬層2 4的製程
200428576 五、發明說明（3) 與結構也不盡相同。如果利用金屬阻障材料來構成第4圖 之的阻障層2 2，由於金屬阻障材料並不影響開口中銅金屬 與金屬插塞14的導通，因此可接著在阻障層22上形成一層 銅金屬材料，並填滿開口 20。隨後，再利用化學機械研 磨，將介電層18上多餘的銅金屬材料與阻障層22去除，而 形成如第5圖之結構。又如果利用介電阻障材料來構成第4 圖之阻障層22，由於介電阻障材料無法導電，則必須先利 用回敍刻將開口24中覆蓋在金屬插塞η上的部分阻障層μ ^除，同時也去除了介電層18上的多餘阻障層22。隨後， 銅金屬材料’並利用化學機械研磨將介電層18上的 夕餘鋼金屬材料去除，而形成如第6圖之結構。 ίΐίϋ:介電材料構成阻障層的第6圖結構中，在銅金 障層22可用以阻障銅原子的擴散，但是在 金屬層dl;1 觸4=同_ ’卻將開口底部阻擋鋼 此，層接觸的部分阻障層22也同時去除。因 如區域26所示，因為有部分 介 接觸，所以很容易發生銅原子的擴散現：介電層12 發明内容： 層時上子=料構成銅製程之阻障 上形成餘刻終止層，ϊϊ:製程及其結構’係先在介電層 終止層中。如此，者德形成金屬插塞於介電層與蝕刻 田後、、"暴露開口中的金屬插塞結構時， 200428576 五、發明說明（4) 、 所同時暴露出的即為金屬插塞旁的蝕刻終止層。當銅金屬 與钱刻終止層接觸時，可利用蝕刻終止層的阻障特性來防 止銅原子的擴散。 根據上述目的，本發明之銅金屬鑲嵌製程包括：首先依序 形成一介電層與一沉積層於一基材上；接著，形成金屬插 塞於沉積層與第一介電層中，之後再形成另一介電層覆蓋 於沉積層上；隨後，於第二介電層中形成開口結構，此開 口結構並暴露出該沉積層中金屬插塞；之後，形成阻障層 覆蓋於第二介電層與開口表面上，並且利用例如回蝕刻步 驟’去除部分的阻障層，藉以暴露出第二介電層與開口中 _ 的金屬插塞表面；最後，形成銅金屬層以填滿開口。 又根據上述目的，本發明之銅金屬鑲嵌結構包括：一基 材，位於基材上的一第一介電層；位於第一介電層上的一 沉積層；位於沉積層與第一介電層中的金屬插塞；位於沉 積層上的一第二介電層；位於第二介電層中的一銅金屬 層，以及位於銅金屬層之兩側側壁的阻障層，其中，銅金 屬層之底部係與金屬插塞相互接觸。 在本發明之實施例中，上述銅金屬層的底部可位於沉積層 之表面或位於沉積層中。並且，當銅原子與沉積層接觸 時，可利用沉積層的阻障特性來防止銅原子的擴散。 _ 實施方式： 為了使本發明之敘述更加詳盡與完備，可參照下列描述並 配合第7圖至第10圖之圖示。第7圖至第1〇圖所繪示為依據
第10頁 200428576 五、發明說明（5) ΐ ^ ^幸又佳貫施例之銅金屬鑲嵌製程的剖面示意圖。 請^照第7圖，首先提供基材100，此基材1〇〇可為一般的 石夕土材’或者已製造有其他元件的矽基材。接著，在基材 100上依序〉儿積厚度約介於5〇〇〇埃至埃之間的介電層 102以及厚度約為500埃的蝕刻終止層104。其中，介電層 1 02的目的係作為金屬層間的絕緣，其材質可例如磷矽玻 讥）與四乙基矽酸鹽（Tetra-Ethyl-〇rtho一Silicate ; TE0S)等等。 接著，再利用例如微影蝕刻等方式，在介電層丨〇2與蝕刻 ^止層中形成開口’並於開口内填滿例如鎢等金屬材料， =可形成具有暴露表面之金屬插塞1〇6。此金屬插塞1〇6結 構係當基材1〇〇上有其他元件或金屬層時，為連接不同層 的元件或金屬層所形成。 =二:第8圖，接著，在蝕刻終止層丨〇4上形成由例如低介 電係數材料所構成的另一介電層1〇8，並在介電層1〇8中利 如微影蝕刻製程，而形成例如為溝渠（Trench)或介層 ^广）等的開口120結構，藉以暴露出位於底下的金屬插 土 、。在第8圖的蝕刻步驟中，除了去除部分的介電層 108以暴路出金屬插塞ι〇6表面外，較佳更可再往下去除少 部分的蝕刻終止層104與金屬插塞1〇6，使得開口12〇的底 部介於蝕刻終止層1 0 4之間。 ^ 1明較佳實施例中，上述蝕刻終止層1 〇 4的厚度約 ”、0埃，而介電層108的厚度約介於2 5〇〇埃至3000埃之 間，因此，較佳的開口120深度約介於28〇〇埃至33〇〇埃之
第11頁 200428576 五、發明說明（6) 間’如此可使得使得開口120的底部係介於 之間。 ；丨於钱刻終止層104 請參照第9圖’接著，在介電層1〇8上 由介電材料所構成的阻障層122，以二 〇表面形成 300埃。隨後，進行一同為方丨丰挪 早贗W2的厚度約為 以及開口120底部的多餘ϋ 將位於介電層1〇8表面 r6。並且，，開=二 去除，因此在暴路金屬插塞106的同時， 兩日? 金屬插塞106接觸的部分餘刻終止層叫。暴路出兩旁與 接著，在介電層108上形成一層銅金屬声 並填滿開口 120。隨後，再利用例如化‘’銅金屬層 電層108表面上的多餘銅金屬層124去除，而形成如^介 之':構。其中，由於銅金屬層124的形成方式並非本發明 之重點’且為熟悉此技藝者之，故本發明並不在此。 本發明如第10圖之銅金屬鑲嵌結構的特點在於，由 插塞除了位於介電層中’更位於蝕刻終止層中。因此：$ 暴露金屬插塞而形成的開口底部會位於蝕刻終止層的表面 或位於蝕刻終止層中，而暴露金屬插塞的同時，有可^義 露的是金屬插塞•旁的餘刻終止層。所以形成銅金屬^ 口中時，銅金屬層係利用阻障層與蝕刻終止層與四周的介 電層作隔離，並不會互相接觸，而可避免習知銅原 的缺點。 月又 由於阻障層122與蝕刻終止層1〇4皆需具備阻障特性，並且 在回蝕刻步驟中，蝕刻終止層丨〇4與阻障層丨22之間必須具
五、發明說明（7) 備較高的蝕刻選擇比，才能 本發明-較佳實施例中，传：：巧“易於進订。因此在 之材皙，可呈奴化矽（以〇作為阻障層122 得注意的I，上述蝕列故Γίΐ 進行。但值 "Τ# — 这 終層與阻障層之材質僅為舉例， 可視U而加以改變，本發明不限於此。並且，上述之蝕 刻終止層僅為舉例，且有直#从从，、， 上4之韻 牛1 j A有其他功效部位於相同位置之沉積 層，亦可應用於本發明中，本發明亦不限於此。 而本發明銅金屬鑲嵌製程之特點在於，先在介電層ι〇2上 形成蝕刻終止層104後，去除部分的介電層1〇2與蝕刻終止 層104而形成金屬插塞106的開口結構。因此，可使得後續 形成的金屬插塞106表面並不像習知結構係位於蝕刻終止 層104下方，而是與蝕刻終止層1〇4具有同樣水平的表面。 所以，當後續阻障層122的回蝕刻製程以暴露出金屬插塞 106時，所同時暴露出的為蝕刻終止層1〇4，而非介電層 102。當銅金屬層124與具有阻障效果的蝕刻終止層1〇4接 觸時，並不會發生習知的銅原子擴散現象。 利用一般製程δ又備與步驟係可進行本發明之製程與形成本 發明之結構，無需再另外添購設備或增加不相容的步驟。 並且，利用上述本發明之銅金屬鑲嵌製程及其結構，可避 免銅金屬擴散到底部的介電層中，並可因此具有降低銅金 屬層漏電流（L e a k a g e )、改善時間關聯介電崩潰（τ丨jjj e Dependent Dielectric Breakdown ;TDDB)之特性、降低 RC延遲等優點。 200428576 五、發明說明（8) 如熟悉此技術之人員所瞭解的，以上所述僅為本發明之較 佳實施例而已，並非用以限定本發明之申請專利範圍；凡 其它未脫離本發明所揭示之精神下所完成之等效改變或修 飾，均應包含在下述之申請專利範圍内。
第14頁 200428576 圖式簡單說明 本發明的較佳實施例將於往後之說明文字中輔以下列圖形 做更詳細的闡述，其中： 第1圖至第6圖所繪示為習知銅金屬鑲嵌製程之剖面示意 圖；以及 第7圖至第1 0圖所繪示為依據本發明一較佳實施例之銅金 屬鑲嵌製程的剖面示意圖。 圖號對照說明：
10 基 材 12 介 電 層 14 金 屬 插 塞 16 姓 刻 終 止 層 18 介 電 層 20 開 V 22 阻 障 層 24 銅 金 屬 層 26 區 域 100 基 材 102 介 電 層 104 蚀 刻 終 止 層 106 金 屬 插 塞 108 介 電 層 120 開 π 122 阻 障 層 124 銅 金 屬 層
第15頁
Claims (1)
- 200428576 六、申請專利範圍 1. 一種銅金屬鑲嵌製程，至少包括： 形成一第一介電層於一基材上； 形成一沉積層於該第一介電層上； 形成至少一金屬插塞於該沉積層與該第一介電層中； 形成一第二介電層覆蓋於該沉積層上； 形成至少一開口於該第二介電層中，藉以暴露該金屬插 塞； 形成一阻障層覆蓋於該第二介電層上與該開口之表面； 去除部分該阻障層，藉以暴露該第二介電層之表面與位於 該開口中的該金屬插塞之表面；以及 形成一銅金屬層以填滿該開口。 2. 如申請專利範圍第1項所述之銅金屬鑲嵌製程，更包括 於該第一介電層形成前，先形成至少一電路元件於該基材 中 〇 3. 如申請專利範圍第1項所述之銅金屬鑲嵌製程，其中形 成該金屬插塞之步驟中，並暴露出該金屬插塞之表面。 4. 如申請專利範圍第1項所述之銅金屬鑲嵌製程，其中形 成該開口之步驟中，該開口並暴露出部分該沉積層。 5. 如申請專利範圍第1項所述之銅金屬鑲嵌製程，其中去 除部分該阻障層之步驟中，該開口中並暴露出部分該沉積第16頁 200428576 六、申請專利範圍 層。 6. 如申請專利範圍第1項所述之銅金屬鑲嵌製程，其中上 述之沉積層係由一阻障材料所構成。 7. 如申請專利範圍第1項所述之銅金屬鑲嵌製程，其中上 述之沉積層係為一蝕刻終止層。 8. 如申請專利範圍第1項所述之銅金屬鑲嵌製程，其中上 述之阻障層係由一介電阻障材料所構成。 _ 9. 一種銅金屬鑲嵌結構，至少包括： 一基材； 一第一介電層位於該基材上； 一沉積層位於該第一介電層上； 至少一金屬插塞係位於該沉積層與該第一介電層中； 一第二介電層位於該沉積層上； 至少一銅金屬層位於該第二介電層中，其中該銅金屬層之 底部係與該金屬插塞接觸；以及 一阻障層位於該銅金屬層之兩侧側壁。 1 0.如申請專利範圍第9項所述之銅金屬鑲嵌結構，其中上 述之銅金屬層之底部係位於該沉積層之表面。第17頁 200428576 六、申請專利範圍 11·如申請專利範圍第9項所述之銅金屬鑲嵌結構，其中上 述之銅金屬層之底部係位於該沉積層中。 12·如申請專利範圍第u項所述之銅金屬鑲嵌結構，其中 上述之銅金屬層並與該沉積層接觸。 13 ·、如申請專利範圍第11項所述之銅金屬鑲嵌結構，其中 上述之基材更具有至少一電路元件。 14·、如申請專利範圍第n項所述之銅金屬鑲嵌結構，其中 上述之第一介電層之材質係選自於由磷矽玻璃（PSG)與四 乙基矽酸鹽（TE0S)所組成一族群。、 1 5如申請專利範圍第丨丨項所述之銅金屬鑲嵌結構，其中 述之沉積層係為一蝕刻終止層。 1 上6·如中請專利範圍第n項所述之銅金屬錢結構，其中 ’L之/儿積層係由一阻障材料所構成。 上、+、>申明專利範圍第1 6項所述之鋼金屬鑲嵌結構，其中 a沉積層係由氧碳化矽（Si 0C)所構成。 ?述如A請/利範圍第11項所述之銅金屬鑲嵌結構，其中 之阻P早層係由一介電阻障材料所構成。 第18頁 200428576 六、申請專利範圍 1 9.如申請專利範圍第1 8項所述之銅金屬鑲嵌結構，其中 上述之阻障層係由碳化矽（S i C )所構成。 2 0.如申請專利範圍第11項所述之銅金屬鑲嵌結構，其中 上述之第二介電層係由一低介電係數材料所構成。第19頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/459,222 US7151315B2 (en) | 2003-06-11 | 2003-06-11 | Method of a non-metal barrier copper damascene integration |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200428576A true TW200428576A (en) | 2004-12-16 |
| TWI231564B TWI231564B (en) | 2005-04-21 |
Family
ID=33510766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW092131134A TWI231564B (en) | 2003-06-11 | 2003-11-06 | Cu damascene process and structure |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7151315B2 (zh) |
| CN (2) | CN1326231C (zh) |
| SG (1) | SG141230A1 (zh) |
| TW (1) | TWI231564B (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151315B2 (en) * | 2003-06-11 | 2006-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of a non-metal barrier copper damascene integration |
| US20060216924A1 (en) * | 2005-03-28 | 2006-09-28 | Zhen-Cheng Wu | BEOL integration scheme for etching damage free ELK |
| US7713865B2 (en) * | 2005-06-24 | 2010-05-11 | International Business Machines Corporation | Preventing damage to metal using clustered processing and at least partially sacrificial encapsulation |
| KR100711912B1 (ko) * | 2005-12-28 | 2007-04-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
| US20080260967A1 (en) * | 2007-04-17 | 2008-10-23 | Hyungsuk Alexander Yoon | Apparatus and method for integrated surface treatment and film deposition |
| US7645701B2 (en) * | 2007-05-21 | 2010-01-12 | International Business Machines Corporation | Silicon-on-insulator structures for through via in silicon carriers |
| WO2009014646A1 (en) * | 2007-07-20 | 2009-01-29 | Applied Materials, Inc. | Methods and apparatus to prevent contamination of a photoresist layer on a substrate |
| US7781332B2 (en) * | 2007-09-19 | 2010-08-24 | International Business Machines Corporation | Methods to mitigate plasma damage in organosilicate dielectrics using a protective sidewall spacer |
| US7737052B2 (en) * | 2008-03-05 | 2010-06-15 | International Business Machines Corporation | Advanced multilayer dielectric cap with improved mechanical and electrical properties |
| JP5654794B2 (ja) * | 2010-07-15 | 2015-01-14 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8420531B2 (en) | 2011-06-21 | 2013-04-16 | International Business Machines Corporation | Enhanced diffusion barrier for interconnect structures |
| JP6041527B2 (ja) * | 2012-05-16 | 2016-12-07 | キヤノン株式会社 | 液体吐出ヘッド |
| CN104347477B (zh) * | 2013-07-24 | 2018-06-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| US9219033B2 (en) * | 2014-03-21 | 2015-12-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Via pre-fill on back-end-of-the-line interconnect layer |
| US10916503B2 (en) | 2018-09-11 | 2021-02-09 | International Business Machines Corporation | Back end of line metallization structure |
| US11398406B2 (en) * | 2018-09-28 | 2022-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective deposition of metal barrier in damascene processes |
| US11637036B2 (en) * | 2020-01-30 | 2023-04-25 | International Business Machines Corporation | Planarization stop region for use with low pattern density interconnects |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4860067A (en) | 1986-06-20 | 1989-08-22 | International Business Machines Corporation | Semiconductor heterostructure adapted for low temperature operation |
| EP0560617A3 (en) | 1992-03-13 | 1993-11-24 | Kawasaki Steel Co | Method of manufacturing insulating film on semiconductor device and apparatus for carrying out the same |
| US5441765A (en) | 1993-09-22 | 1995-08-15 | Dow Corning Corporation | Method of forming Si-O containing coatings |
| GB9413141D0 (en) | 1994-06-30 | 1994-08-24 | Exploration And Production Nor | Downhole data transmission |
| US5880108A (en) | 1995-02-14 | 1999-03-09 | Bioniche, Inc. | Method for treating the internal urinary bladder and associated structures using hyaluronic acid |
| US5759906A (en) | 1997-04-11 | 1998-06-02 | Industrial Technology Research Institute | Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits |
| US5858869A (en) | 1997-06-03 | 1999-01-12 | Industrial Technology Research Institute | Method for fabricating intermetal dielectric insulation using anisotropic plasma oxides and low dielectric constant polymers |
| US6124198A (en) | 1998-04-22 | 2000-09-26 | Cvc, Inc. | Ultra high-speed chip interconnect using free-space dielectrics |
| US6159871A (en) | 1998-05-29 | 2000-12-12 | Dow Corning Corporation | Method for producing hydrogenated silicon oxycarbide films having low dielectric constant |
| US6333560B1 (en) | 1999-01-14 | 2001-12-25 | International Business Machines Corporation | Process and structure for an interlock and high performance multilevel structures for chip interconnects and packaging technologies |
| US6436824B1 (en) | 1999-07-02 | 2002-08-20 | Chartered Semiconductor Manufacturing Ltd. | Low dielectric constant materials for copper damascene |
| US6284657B1 (en) * | 2000-02-25 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Non-metallic barrier formation for copper damascene type interconnects |
| US6566258B1 (en) | 2000-05-10 | 2003-05-20 | Applied Materials, Inc. | Bi-layer etch stop for inter-level via |
| US6261963B1 (en) * | 2000-07-07 | 2001-07-17 | Advanced Micro Devices, Inc. | Reverse electroplating of barrier metal layer to improve electromigration performance in copper interconnect devices |
| US6774489B2 (en) * | 2000-08-29 | 2004-08-10 | Texas Instruments Incorporated | Dielectric layer liner for an integrated circuit structure |
| JP2002110679A (ja) * | 2000-09-29 | 2002-04-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US6380084B1 (en) * | 2000-10-02 | 2002-04-30 | Chartered Semiconductor Manufacturing Inc. | Method to form high performance copper damascene interconnects by de-coupling via and metal line filling |
| US6696360B2 (en) * | 2001-03-15 | 2004-02-24 | Micron Technology, Inc. | Barrier-metal-free copper damascene technology using atomic hydrogen enhanced reflow |
| US7132363B2 (en) * | 2001-03-27 | 2006-11-07 | Advanced Micro Devices, Inc. | Stabilizing fluorine etching of low-k materials |
| US6518184B1 (en) | 2002-01-18 | 2003-02-11 | Intel Corporation | Enhancement of an interconnect |
| JP4340040B2 (ja) * | 2002-03-28 | 2009-10-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP3974023B2 (ja) * | 2002-06-27 | 2007-09-12 | 富士通株式会社 | 半導体装置の製造方法 |
| US6525428B1 (en) | 2002-06-28 | 2003-02-25 | Advance Micro Devices, Inc. | Graded low-k middle-etch stop layer for dual-inlaid patterning |
| US6770570B2 (en) * | 2002-11-15 | 2004-08-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a semiconductor device with a substantially uniform density low-k dielectric layer |
| US7151315B2 (en) * | 2003-06-11 | 2006-12-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of a non-metal barrier copper damascene integration |
-
2003
- 2003-06-11 US US10/459,222 patent/US7151315B2/en not_active Expired - Lifetime
- 2003-11-06 TW TW092131134A patent/TWI231564B/zh not_active IP Right Cessation
- 2003-11-11 CN CNB200310116392XA patent/CN1326231C/zh not_active Expired - Lifetime
-
2004
- 2004-06-09 SG SG200403599-4A patent/SG141230A1/en unknown
- 2004-06-10 CN CNU2004200667623U patent/CN2731711Y/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TWI231564B (en) | 2005-04-21 |
| US20040251547A1 (en) | 2004-12-16 |
| CN2731711Y (zh) | 2005-10-05 |
| CN1574281A (zh) | 2005-02-02 |
| SG141230A1 (en) | 2008-04-28 |
| CN1326231C (zh) | 2007-07-11 |
| US7151315B2 (en) | 2006-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MK4A | Expiration of patent term of an invention patent |