TW200426838A - Semiconductor memory device with static memory cells - Google Patents

Description

200426838 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶裝置，特別是關於具備靜態 型記憶胞之半導體記憶裝置。 【先前技術】 代表性之半導體記憶裝置之一的SRAM(Static Rand⑽ tccess Memory:靜態隨機存取記憶體），係用以保持儲存 貝料且無需更新動作的RAM。SRAM的記憶胞係形成：由負 載，件以及驅動電晶體所形成之2個反相H交叉連接的正 反裔係；|由存取電晶體與位元線對連接的構造。 SRAM中的代表性記憶胞，係以CM〇s型記憶胞最為人 知-亥CMOS型e憶胞之負载元件係以p通道刪電晶體所 構成，而驅動電晶體以及存取電晶體係由N通道·電晶 體構成。該CMOS型記憶胞消耗電力小，此外CM〇s之特性 上^具有良好之靜態雜訊容限（static N〇ise此以比，以 下稱為SNM」）特性，並具備有優良之耐軟錯記特性。 SRAM中之其他代表性記憶胞中，為人所知者尚有：以 多晶石夕所形成之高電阻元件構成負載元件之高電阻負載型 記憶胞、以多晶♦所形成之p通道薄膜電晶體（以下亦 P通道TFTCThin Film Transistor:薄膜電晶體）」）構 成負載元件之P通道TFT負載型記憶胞。該高電阻 1憶胞以及P通道TFT負載型記憶胞’由於平均每個^己 ,胞的大谷1電晶體的數量為4個’因此與由6個體内電 晶體（bulk transistor)所構成的⑽§記憶胞相較下，2 315644 5 200426838 有可縮小胞面積的優點。

形成之ip此處所°之「體内電晶體」係指相對多晶矽所 =之電阻元件或如Ρ通道m —般形成 U 70件1為製造切晶絲中的電㈣。 额 此外，在對應低電壓化的SRAM方 57476號公報中開示有由 曰本特開千7~ 恭曰鍊的電晶體所構成之存取

电日日體的SRAM。藉此，由於可佶在 +曰 間電壓盥電#f$ , 电日日胜之閘極-源極 …可防止因低電愿化導致胞電流 的降低，並保障低電壓下的動作。 對於f電子機器之行動化與省能源化的背景下， 梯肢記憶裝置之低耗電化以及小型化的需求也日益 冒加。由於消耗電力相當於電源電壓之平方，因此對於： 耗電化’電源電壓的低電墨化是有效的。由此得知丰 導版心1思裝置中’提供一種即使在低電壓下依然可進行動 作，且具有高性能之半導體記憶裝置為—直存在之課題。 、在此，所謂「低電壓」，一般係指未滿3V，而近年來 電源電壓則有由過去常用之3. 3V低電源化為25 的傾向。 一針對上述課題，低電壓下所使用的SRAM，過去以來係 採用上述之CMOS型記憶胞。其理由是上述之先前的高電阻 負載型記憶胞或P通道TFT負載型記憶胞，因其等的載 元件之電流驅動力小故SNM小，且在低電壓下會使動作變 得不安定，另一方面CM0S型記憶胞，在CM〇s之特性上s丽 大，即使在低電壓下CMOS反相器也會進行安定動作。因 315644 6 200426838 此，在目前低電壓化的潮流下，幾乎 的高電阻負載型記憶胞或p通道m負载 ^先別 CMOS型記憶胞為主流。 。也’而以 但是，隨著低電壓化之進展，即使是上 CMOS型記憶胞也變成益牛斟臛。 尤則的 胞中，會因為N通道M〇s電晶體所 匕 枯帝m，栋伴六》 之存取電晶體的閾 值毛£使儲存卽點的電位更低於低電位之 導致已無法啟動驅動電晶體之故。 ’、毛’而 在此，亦可考慮降低N通道 但-降低閾值電壓，⑽η㈣^日體的閾值電壓， 電。 1力〜騎隨之增加，反而會增加耗 SRAM口 Γ於上边日本特開平7-57476號公報所記載之 SRAM，由於不會導致儲存節點之電位降低 於解決上述課題，但如上述一般， ：：：助 種半導體記憶裝置，除了者王目彻干* 糸J刀只現一 電子檣哭π 化之外’更能夠隨著 电子機态之仃動化而達到小型化。 有 電行半，體裝置之小型化，會導致儲存在記憶胞的 :何里W，因此半導體 2 導致軟錯記的產生也是-項重要課題。 化而 【發明内容】 本么明h為了解決相關課題而研發者，其目的 供-種半導體記Μ置不僅可對應 可實現小型化。 u守亦 此外，本發明之另一目的，在提供一種半導體記憶裳 315644 7 200426838 置可對應低電力化，實現小型化 行安定動作。 _錯記之發生而進 憶胞：2發日:’半導體記憶裝置係具備有儲存資料之記 由第^\ 5dk、胞之字線以及位元線對，記憶胞包含有： 動元件’以及N通道M0S電晶體所形成之第1驅 2Γ:Γ第1反相器；與第1反相器交又連接，由第 驅動-Γ 及另—個Ν通道MQS電晶體所形成之第2 構成的第2反相器；分別連接第1以及第2反相 的第1以及第2儲存㈣；分別以字線中連 按有閑極電極之Ρ通道M0S雷黑柄棋# 9 ^ Μ⑹书日日肢構成，且將第1以及第 即點分別連接於位S線對之—方以及另—方之位元 屬配J以及第2閘極元件，構成第1儲存節點之第1金 積層設置於形成於基板表面的第i之驅動元件以 岭=1之閘極元件’構成第2儲存節點之第2金屬配 ,係積層設置於形成於基板表面的第2之驅動元件以及第 之問極元件’第1以及第2負載元件係設置於第i以及 第2金屬配線的上部。 因此，根據本發明之半導體記憶裝置，在記憶胞之構 t上’係構成：以P通道TFT或多^所形成之高電阻元 件構成負載元件’並以p通道M〇s電晶體構成存取電晶體， =構成儲存節點之埋置配線以及負載元件積層於大容量 電晶體上部的構造，因此，可對應低電壓化，並大幅地使 記憶胞小型化。 藉由透過附加圖面而理解之與本發明相關之下述詳細 315644 8 200426838 說明，可更加明白本發明之上述說明以及其他目的、特徵、 型態以及優點。 【實施方式】 以下參照圖面詳細說明本發明之實施型態。此外，圖 中同一或相當之部分係以同一符號標示而不再重複說明。 第1實施形態 第1圖為概念性說明本發明之半導體記憶裝置之構造 的整體塊狀圖。 參照第1圖，半導體記憶裝置10具備有：列位址端子 12 ;行位址端子14 ;控制訊號端子16 ;資料輸出入端子 18，電源端子20。此外，半導體記憶裝置丨〇具備有：列 位址緩衝器22 ;行位址緩衝器24 ;控制訊號緩衝器26 ; 輸出入緩衝器28。此外，半導體記憶裝置1〇具備有：列 ，址解碼器30 ;行位址解碼器32 ;感測放大器/寫入驅動 器34;多工器35;記憶胞陣列36;内部電源產生電路38。 列位址端子12以及行位址端子14，分別接收列位址 訊號^X〇至Xm以及行位址訊號γ〇至Yn(m、n為自然數）。 硿剌机號端子16接收寫入控制訊號/w、輪岀許可訊號/〇e 以及晶片選擇訊號/CS。 立歹】位址緩衝斋22，讀取列位址訊號X0至Xm，產生内 ^列位址訊號而輸出至列位址解碼器3G。行位址緩衝器^ :取仃位址訊號Y0至Yn，產生内部行位址訊號而輸出至 :丁位:止解碼器32。控制訊號緩衝器26讀取寫入控制訊號 、輸出許可訊號/0Ε、以及晶片選擇訊號/cs，並將寫入 315644 9 2U0426838 入 命可&凡號WE以及輸出許可訊 驅動器34。 號0E輸出至感測放大器/寫 二輪出入端子18係為與外部進行半導體記憶裝置 所輸入之資料DQO至DQi(i 邛

Don 5 ηη· ^ ^ 為自…、、數），而於讀取資料時將 貝村DQ0至DQi輸出到外部。

輸出入緩衝器28’係於寫入資料時取入並問 DQ0至DQi，並將内部資料iD 、、 ’、 /寫入驅動器.另-= Q^iDQl輸出至感測放大器 3丨士 方面，輛出入缓衝器28，在讀取資 料4，係將由感測放大器/寫 、 姐τηηΛ /冩入驅動态34所接收的内部資 枓1_至IDQi輸出至資料輸出入端子18。 、 =料2〇，由外部接收外部電源·mi以及 内部電源產生電路38，由電源端子20 接收外部電源㈣ext.Vcc以及接地電麼而產生 :斤疋：位所形成的電源電壓Vcc，並將所產生之 X輸出至半導體記憶裝置1〇之各内部電路。此外，含於 胞陣列36之記憶胞’亦根據該電源電壓Vcc進行作 在该半導體記憶裝置i 0中，電源電壓Vcc為i 8v， ㈣電壓係已被低電壓化。但是，經由後述之記憶胞構造 的況明而付以明白—般，在該半導體記憶裝置10中，即使 電源電壓Vcc驗述之低電壓，也不會降低構成記憶胞 之電晶體的閾值電壓’故記憶胞可安定動作。 列位址解碼器3〇 ’選擇對應列位址訊號至以之記 315644 10 200426838 憶胞陣列36上之字、線。列位址解碼器3〇,於非選擇之字 線上施加電源電壓Vcc，而於選擇之字線上施加接地電慶 GND。此外，行位址解碼器32，將用以選擇對應行位址訊 號Y0至Yn之記憶胞陣列36上的位元線對的行選擇訊號輸 出至多工器35。 感測放大器/寫入驅動器34，在寫入資料時，係由控 制訊號緩衝H 26接收寫人許可訊號WE，並根據由輸出入 緩衝器28所接收之内部資料IDQ〇至_的邏輯位準 (level)，對對應各内部資料之1/〇線對之其中任一方的 I/O線施加電源電壓Vcc’而對另一方之1/〇線施加接地電 壓GND。此外，感測放大器/寫入驅動器％’在讀取資料時， 係由控制訊號緩衝器26接收輸出許可訊號〇e，並對應讀 :資料檢測/放大發生於1/〇線對之微小的電壓變化二判 2定8讀取資料之邏輯位準並將讀取資料輸出至輸出入緩衝器 …多工器35，係根據行位址解碼器32所接收之行選擇 机號，使所對應之位元線對連接1/〇線對。 記憶胞陣列3 6，係由多數之記憶胞配置成行列狀之圮 憶元件群’藉由分職應各狀多數的字線與列位址解碼 二30連接’此外’又藉由分別對應各行之多數的位元、 與多工器35連接。 在遠半導體記憶裝置10中，進行資料寫入時係藉由列 =解碼器32對配合列位址訊號χ()至_字線施加接地 笔塵_’配合行位址訊號別至“的位元線對係由行位 315644 200426838 址解碼器30所選擇並藉由多工器35與I/0線對連接。此 外’感測放大器/寫入驅動器34，將從輸出入緩衝器28所 接收之内部資料IDQ0至IDQi寫入1/〇線對，藉此，可將 内部資料IDQ0至IDQi寫入列位址訊號χ〇至Xm以及行位 址訊號Y0至γη所選擇之記憶胞内。

另一方面，讀取資料時，各位元線對被預充電至電源 電位Vcc後，配合行位址訊號γ〇至γη之位元線對會由行 位址解碼器3 2所選擇，而該選擇之位元線對則藉由;工哭 與//0線對連接。接著，當配合列位址訊號別至如二 字線藉由列位址解碼器30被施加以接地電壓時，資料 即由所選擇之記憶胞讀取至位元線對以及1/〇線對。、 接著，感測放大器/寫入驅動器34，對應讀取資料檢 測/放大發生於I/O線對之微小的電壓變化，並將讀取資= 輸出至輸出入緩衝器28。藉此，可由列位址訊號χ〇至、化 以及行位址訊號γ 〇至γ n所選擇之記億胞中讀取 IDQ0 至 IDQi 。 叶 弟2圖係顯示在第！圖所示之記憶胞陣列％上配置 行列狀之記憶胞的構造的電路圖。 姊參照第2圖’記憶胞100，係具備有：N通道應電晶 月旦102、104’？通道助3電晶體1〇6、1〇8;?通道丁 11 2 ;儲存節點114、11 6。 k運TFT110係連接於施加有電源電壓之帝 點與儲存“ 114之間’間極係連接儲 ^’ 通道mm係連接於電源節點118與儲存節點ιΐ6之間p 315644 12 200426838 問極係連接儲存節點114。 P通道TFT110、112為由多晶矽所 能的杂卩日_ μ 夕日日夕所形成之具備開關功 月匕的私阻凡件，係具有τ( 「 雷阳偽」代表1〇12。）Ω級之off 包阻與G(十億、r g代表1〇9 ) Ω 元件。 」級之〇η電阻的高電阻 通+道咖電晶體⑽，係連接在儲存節點ιΐ4與施加 壓GND之接地節點120之間，間極係連接儲存節 =6。N通道M0S電晶體1〇4，連接於儲存節點ιΐ6與接 地即點120之間，閘極係連接儲存節點114。 N通道M0S電晶體1〇2、1〇4，為分別拔除儲存節點 、116之電荷的驅動電晶體。此外，Nifit m()s電晶體 1〇2、104,分別構成「第i驅動元件」以及「第2驅動元 件」0 p通道TFT110以及N通道M0S電晶體1〇2，連同？通 道TFT112以及N通道M0S電晶體104,分別構成反相器， 藉由該2個反相器交叉連接，而構成正反器。藉此，可在 儲存節點114、116中，將互補資料閂鎖於雙安定狀態下， 並將資料儲存在記憶胞100。 P通道M0S電晶體106,連接於位元線122與儲存節點 114之間，閘極係與字線126連接。P通道M0S電晶體1 〇8 係被連接在與位元線122互補之位元線丨24及儲存節點 114之間，閘極係與字線126連接。 P通道M0S電晶體1〇6、108，係在接地電壓gnd施加 於字線126時，用以使記憶胞丨00連接位元線對122、124 315644 200426838 的存取電晶體。此外P通道M0S電晶體1〇6、1〇8係分別構 成「第1閘極元件」以及「第2閘極元件」。 接著，說明該記憶胞10 0之動作。 (1)讀取動作 说明於§己憶胞1 〇〇中舄入資料“1”時，亦即儲存節點 114、116之電位分別相當於“H(邏輯高）位準，，、“L(邏輯低） 位準”之電位時的讀取動作。 • 在讀取動作前，位元線I22、124被預充電為電源電位

Vcc。之後，選擇字線126 ’並於字線126中施加接地電厚 GND時即啟動存取電晶體之p通道M〇s電晶體1〇6、1〇8。 如此一來’電荷會由位元線124介由n通道m〇s電晶體j 〇8 ‘流入儲存節點116,該流入之電荷，則介* N通道M〇s電 .晶體104進行放電。藉此，在字元線124會產生電位變化， 利用未圖示之感測放大器檢測該變化，以藉此讀取記憶胞 100之儲存資料“1”。 _ 在此，在該記憶胞WO巾，負載元件係由p通道m 110、112形成’ TFT之電流驅動能力係遠低於大容量電晶 體。因此在資料讀取動作中，負載元件幾乎不發揮功能， 且記憶胞1〇〇之動作特性係以存取電晶體以及驅動電晶體 所形成之CMOS反相器的特性為主。

第3圖係讀取第2圖所示之記憶胞100之資料時的SNM Γ只子"从久紕釉分別顒不储存節點114、 116之電壓，點SI、S2表示安佘. ηι 衣丁文疋點。曲線Cl，顯示存取電 3]5644 】4 200426838 晶體之P通這M0S電晶體108以及驅動電晶體之N通道M〇s 電晶體104所構成之反相器的傳達特性，曲線C2，顯示存 取電晶體之P通道M0S電晶體106以及驅動電晶體之;N'通 道M0S電晶體102所構成之反相器的傳達特性。

該記憶胞loo，因存取電晶體係以p通道M〇s電晶體 所構成’因此讀取資料時，係藉由存取電晶體以及驅動電 晶體構成CMOS反相器。因此，即使電源電壓Vcc為低電壓， 如第3圖所示，亦可充分確保删（形成於曲線π^内 部之圓的大小係示容限），而實現安定之f料讀取動作。 另-方面’第4圖係以N通道舰電晶體構成存取電 晶體時之記憶胞之讀取資料時的SNM特性圖。 參照第4圖’橫軸以及縱軸分別顯示儲存節點⑴、 116之電壓，點S3、S4表示安定點。曲線C3、C4顯示存 取電晶體以及驅動電晶體所構成之各反相器的傳達特性。 在該記憶胞中，讀取資料時，係藉由存取電晶體

電晶體構成E-E反相器。此外，a 馬動 ,^ 印取貝枓時该記憶胞的動 作特性，係以該E-E反相器的動作特性為主。 ）動 〃因此，如圖示一般，安定點S3、S4,會由電源電承& 2成僅低N通道M0S電晶體之閣值電壓他的值 當電源電壓Vcc變成低雷厭奸。 付⑴疋 描,、—— 時，SNM容限會變得極低，致 使無法貫現女疋之資料讀取動作。 - 此外，在上述例中，係說明記憶胞1〇 ;㈣二在儲存有資料、情況下，其：以 (2)寫入動作 u 200426838 再又i…、第2圖，說明在記憶胞1 〇〇中寫入資料“〇，， 的f月形、亦即將儲存節點J J 4、i J 6之電位分別設定成相當 於“L位準”、“H位準，，的電位。 藉由字線驅動（未圖示）將接地電壓GND施加於字線 126並在P通道_電晶體1〇6，1〇8啟動之狀態下，藉 由感測放大器/寫入驅動器34(未圖示）對位元線122、124 分別施加接地電壓GND以及電源電壓—後，由位元線124 ”由P通道MOS電晶體1 〇8對儲存節點j j 6供給電荷。另 +方面由儲存節點114介由N通道MOS電晶體1〇6使電 荷在位元線122中進行放電，而設定以p通道TFT11〇、丨12 以及N通道MOS電晶體102、1〇4構成正反器的狀態。 此外在上述例中，係說明在記憶胞丨〇〇中寫入資料“〇，， 的h形，在舄入資料“丨’’的情況下，其想法亦同。 、接著，說明第2圖所示之記憶胞J 〇〇的構造。橼成負 載凡件之P通道TFT110、112,係形成於大容量電晶體之N 通迢MOS電晶體102、104以及p通道M〇s電晶體ι〇6、ι〇8 的上邛。藉此，可同時在該記憶胞丨〇〇中實現低電壓化與 小型化。 η 第5圖，係顯示第2圖所示之記憶胞丨〇〇的構造的平 面圖。 。、苓知、第5圖，記憶胞1 〇〇係包含：點線所示之雜質區 域202至216 ·，閘極電極218 ; L字型閘極電極22Q、222 ; ，置配線224至230;實線所示之位元線接觸部232、234 ; 貫線所示之連接開口部236、238 •，一點鏈線所示之TFT閘 315644 200426838 極部240、242。此外，如之後之剖面圖所說明一般，TFT ， 閘極部240與埋置配線224之間形成有構成TFT之多晶石夕 r 膜（源極/汲極部），因限於圖面說明之關係，而省略其記 載。 雜質區域202、210，係分別連接位元線接觸部232、 234。雜質區域204、206與埋置配線224連接，雜質區域 212、214與埋置配線226連接。此外，雜質區域208、216 係分別與埋置配線228、230連接。 埋置配線224、226，如後述一般，係以可承受形成多® 曰曰秒膜日t之南溫處理的南融點金屬構成。此外，埋置配線 224 ’係藉由連接開口部236與未圖示之P通道TFT110連 街，並與構成p通道吓了112之閘極的TFT閘極部242連接。· 另外，埋置配線226係介由連接開口部238與未圖示之p -通道TFT112連接，並與構成p通道TFTU〇之閘極的τπ 閘極部240連接。形成有包含TFT閘極部24〇、242的p 通道TFT11G、112的層的上部形成有分別連接位域接觸馨 部232、234之未圖示的位元線122、124。 此外，連接開口部236、238，係構成「第i連接部」 埋置配線224以及閘極電極222之重疊 第2連接部」。

-----------▲<周圍的絕緣邀 係直接接合閘極電極222。同樣地，埋署， ;邑緣體，埋置配線224 埋置配線226以及閘 315644 17 200426838 極電極220之重疊部分的區域246，係埋置配線226以及 ，閘極電極220電性連接的部份。 此外’埋置配線224,係藉由設置於閘極電極218、22〇 周圍的絕緣體與閘極電極218、22〇、絕緣。此外，埋置配線 226，係藉由設置於閘極電極218、222周圍的絕緣體與閘 極電極218、222絕緣。該埋置配線224、226分別構成儲 存節點114、116。 φ 雜質區域202、204、210、212係設置於形成於半導體 基板上之N型阱區内的p型雜質區域。雜質區域2〇2、2〇4 以及閘極電極218，構成存取電晶體之P通道MOS電晶體 106。雜質區域210、212以及閘極電極218，構成存取電 晶體之P通道MOS電晶體1〇8。 • 雜質區域206、208、214、216係設置於形成於半導體 基板上之P型阱區内的N型雜質區域。雜質區域206、208 以及閘極電極220，構成存取電晶體之n通道MOS電晶體 • 102。雜質區域214、216以及閘極電極222，構成驅動電 晶體之N通道MOS電晶體1 〇4。 此外，一點鏈線所表示之區域A1係顯示該記憶胞100 之面積。 第6圖係顯示第5圖所示之記憶胞1 〇 〇之剖面VI - v I 構造之剖面圖。 參照第6圖，係於半導體基板252上設置N型阱區254 以及P型阱區256。N型阱區254内設有雜質區域202、204， P型阱區256内設有雜質區域206。場氧化膜258、259， 315644 200426838 用以絕緣分離N型阱區254以及P型阱區256上所形成之 各元件。 於形成於雜質區域202、204之間的通道形成區域上部 隔介場氧化膜260設置閘極電極218。另外於場氧化膜 258、259之上部分別設置閘極電極220、222。閘極電極 218至222係由例如可承受高溫製程之多晶矽或矽化鎢 (WSi)等所形成。 此外，閘極電極218、220，係分別由絕緣體261、262 包圍其周圍，閘極電極222，除接合埋置配線224的部份 外亦以絕緣體264圍住周圍。在此，該閘極電極222與埋 置配線224接合的部分係相當於第5圖所示之區域244。 構成儲存節點114之埋置配線224，係被設置於雜質 區域204、絕緣體262所覆蓋之閘極電極220、雜質區域 206、以及閘極電極222之上部。更具體而言，由高於絕緣 體262、264之較厚膜厚所形成之絕緣體266係被堆積在各 雜質區域以及各閘極電極之上部，用以形成埋置配線224 的溝係設置於絕緣體266中。接著於該溝中埋入導電性金 屬。 在此，構成埋置配線2 2 4之金屬，其電阻係低於上述 閘極電極材，並由在埋置配線224上部形成後述之多晶矽 膜270時不會產生熱滯後（thermal hysteresis)的高融點 金屬所形成。 於埋置配線224中使用金屬，係為了使極性相異之電 晶體電性連接。此外，於埋置配線224上設置相當之厚度 19 315644 200426838 係為了降低埋置配線224中的配線電阻，並抑制電壓之下 ， 降。 此外，在埋置配線224中使用高融點金屬係基於以下 理由。在埋置配線224的上部介由層間絕緣膜2β8形成多 晶矽膜270。在此多晶矽膜270之形成，一般係藉由減壓 CVD(Chemical Vapor Deposition)法進行，但在該製造步 驟中，例如在進行600°C程度之高溫處理時，必須將對於 ❿該處理溫度具有耐熱性的高融點金屬使用在埋置配線224 中。 使用於埋置配線224之低電阻且高融點的金屬例如係 以鎢等較佳。 介由層間絕緣膜268形成於埋置配線224上部的多晶 矽膜270係介由連接開口部236與埋置配線224連接。此 外在多晶矽膜270之更上部則隔介絕緣膜設置TFT閘極部 240。藉由多晶矽膜27〇以及TFT閘極部24〇購成p通道 • ΤΠ110。 於夕曰曰石夕膜270以及TFT閘極部240之上部介由層間 系巴％膜274設置構成位元線丨22之金屬配線276，金屬配 線276係介由位元線接觸部272、232與雜質區域2〇2連 接此外，與埋置配線2 2 4以及位元線接觸部2 3 2同層之 其他部分係以絕緣體266構成。 如此，在記憶胞100中，設置在阱區上所形成之大容 里電晶體上部構成儲存節點的埋置配線層，另外，又在其 上部形成積層負载元件之p通道TFT的構造，因此可縮小 315644 20 200426838 吕己憶胞1 00之平面的佔有面積（第5圖所示之區域A1)。 第7圖係顯示第6圖所示之a部放大圖。 參照第7圖在埋置配線224與雜質區域2〇6之接觸部 中第1矽合金層278、第2矽合金層280、以及阻障金屬 層282係依序積層於雜質區域2〇6之上 層m之上部則設有埋置配線224。 早孟屬 第1矽合金層278之設置係為了防止合金尖所導致之 接合不良。心匕，所謂的合金尖係指金屬侵入雜質區域 206,且經由該侵入之金屬到達p商區挪而使 _與P商區256產生短路的現象，合金尖的產生^ =起雜質區域2_P型牌區256之間的接合不良。此外， 更金層278,較上部所設之後述的第2石夕合金層280 公耐熱性’係由雜質區域2〇6中之擴散係數小於第2石夕 2金層280的石夕合金所形成。該第1石夕合金層278例如係 由矽化鈷（CoSi)或矽化鎳（NiSi)等形成。 、 域：2:夕合金層⑽，係由形成埋置配線224與雜質區 或206之接觸部之歐姆接觸的歐姆接觸材所 如 峨°所形成。在此，所謂的歐姆接觸係指 =觸半㈣接料之接㈣轉低-影«置性能= 阻障金屬層282，係為了在妒点 下居之笛9访人人s 勹了在形成埋置配線224時保護 /之弟2矽合金層2δ〇以及/或 例如以氮化鈦(Τ⑻等形成。 。金層278而设’ 此外在上述說明中，第】 乐1矽合金層278構成「第】障 315644 2] 200426838 壁層」，第2矽合金層280構成「連接層」，阻障層28 成「第2障壁層。 θ 在此，在第2矽合金層 ,—» ττ π 1禾丄石^合金 層278係基於以下理由。在先前高 … 你兀月j <阿电阻負载型記憶胞或 夕通迢TFT負載型記憶胞中，由於形成於半導體基板中的 ^數大容量電晶體均為_，故無須在連接該等大容量電 b曰體日寸使用上述金屬，而得以藉由N型多晶矽等進

接。 、此外在先前之CMOS型記憶胞中，由於極性相異之p 3L以及N型之大容量電晶體係形成於半導體基板中，因此 :進行該等電晶體連接時需要使用金屬。但是在CMOS型記 二胞中’構成記憶胞的電晶體，係全部形成於半導體基板 中，因此無須於上部形成高溫處理之多晶矽層。 另方面，在本第1實施型態中，極性相異之p型以 之大容量電晶體係形成於半導體基板中，連接該等 之金屬（埋置配線224)係形成於上部，而在其上部 ί形，溫處理之多晶石夕層270。因此在本第工實施型態 為1万主座生合贫尖，並形成對高溫處理具有财熱性的 ^觸部，而在做為歐姆接觸材用的第2石夕合金層28〇與雜 域206之間δ又置雜質區域2()6中的擴散係數小於第2 °至層280 ’且具備良好耐熱性的第1矽合金層。 再度餐…第6圖’藉由在絕緣體266以及設在絕緣體 、勺溝中埋置金屬而形成的埋置配線224的上面係被施 以千坦加工。具體而言，絕緣體挪以及埋置配線224之 315644 200426838 二精由例如嶋hemicalMechani^ 化予性機械式研磨）法與回姓法加工成無凹凸之平面。在 此，CMP法係指使用加入研磨劑之藥品並以磨石研磨對象 5方法此外回姑法係指，利靠劑膜之黏性使表面平 坦化後，而由上部進行全面蝕刻的方法。 緣-:夕曰曰矽膜270之基底層、亦即埋置配線224以及絕 娜所形成之層的上面予以平坦化的理由，係基於多 :石夕版270所構成之P通道m㈣性特性會受到基底層 表面之平坦性極大影響之故。接著，於該平坦加工後之面 的士部介由層間絕緣膜268形成多晶石夕膜270。因此藉由 本第1實施型態、’可使P通道TFT之電氣特性安定。 此外’多晶石夕膜27〇，係與埋置配線⑽以及絕緣體 266所形成的基底層並行設置，因此可維持由多晶發膜27〇 所構成之P通道TFT的電氣特性，並提升多晶石夕膜27〇與 埋置配線224連接之接觸部236的佈局圖案的自由度。 此外，雖未特別於圖中表示，在第6圖之埋置配^224 與雜質區域204之接觸部，以及位元線接觸部232盘雜質 區域202之接觸部中，亦與第7圖所示之埋置配線似與 雜質區域206之接觸部相同，設有第丨矽合金層2了8，第2 矽合金層280以及阻障金屬層282。 此外，第5圖所示之另一埋置配線226亦利用與埋置 配線224相同之金屬構成，埋置配線226與雜質區域之接 觸部的構造，以及埋置配線226之上面的平坦性，亦分別 與弟7圖以及弟6圖所示構造相同。 315644 23 200426838 另一方面’第8圖顯示存取電晶鮮 蝴谌A ◎ 止 通這M0S電晶 粗構成’負載元件以P通道職電晶體 構造平面圖。 ㈣ 參知、弟8圖，該記憶胞包含有：點績一 Qn9 „ ^ ”，、占綠所不之雜質區域 3〇2至317;閘極電極318;丁字型之閘極電極32〇叶字型 之閘極電極322;埋置配線324至咖；以及實線所示之位 兀線接觸部332、334。該等裝置之上邻，形士士土 衣罝之上°卩，形成有連接位元

、、泉接觸邛332，334之未圖示之位元線對。 雜質區域302、310係分別連接位元線接觸部3犯、 334。雜質區域304、3〇6、3〇7與埋置配線犯4連接，雜質 區域312、314、315與埋置配線326連接。此外，埋置配 線328、330係分別連接雜質區域309、317。 埋置配線324以及閘極電極322之重疊部分的區域 336，係與埋置配線324以及閘極電極犯2電性連接之部 分。亦即，閘極電極，其周圍雖以絕緣體覆蓋，但在區域 336中，閘極電極322之周圍的絕緣體係被去除，且埋置 配線324 ‘直接接合閘極電極322。同樣地，埋置配線326 以及閘極電極320之重疊部分的區域338，係與埋置配線 3 2 6以及閘極電極3 2 0電性連接的部分。 此外’埋置配線324係藉由設在閘極電極gig、mo 周圍的絕緣體與閘極電極318、320絕緣。此外，埋置配線 326係藉由設在閘極電極318、322周圍的絕緣體與閘極電 極318、322絕緣。該埋置配線324、326 ,構成該記憶胞 之儲存節點。 315644 24 200426838 雜質區域302至306、308、310至314、316，係設置. 在形成於半導體基板上之p型阱區内的N型雜質區域。雜· 質區域302、304與閘極電極318、以及雜質區域31〇、312 與問極電極318 ’係分別構成存取電晶體之N通道MOS電 曰曰體。另外’雜質區域3〇6、3〇8與閘極電極320、以及雜 貝區域314、316與閘極電極322，係分別構成驅動電晶體 之N通道MOS電晶體。 雜質區域307、309、315、317，係設置在形成於半導 體基板上之N型阱區内的p型雜質區域。雜質區域3〇7、 · 309與閘極電極32Q、以及雜質區域315、317與閘極電極 322 ’係分別構成負載元件之p通道M〇s電晶體。 此外，一點鏈線所表示之區域A2係顯示該記憶胞之面. 積。 第9圖係顯示第8圖所示之記憶胞之剖面IX— IX構造 之剖面圖。 參照第9圖，係於半導體基板352上設置p型陕區354 φ 乂及N型牌區356。P型牌區354内設有雜質區域302至 3〇6，N型阱區356内設有雜質區域3〇7。場氧化膜358至 360,用以絕緣分離P型阱區354以及N型阱區356上所形 成之各元件。 於形成於雜質區域302、304之間的通道形成區域上部 隔介閘極氧化膜361設置閘極電極318。另外於場氧化膜 、360之上部分別設置閘極電極32〇、322。閘極電極 318、3 2 0係分別由絕緣體3 61、3 6 2包圍其周圍，閘極電 315644 25 200426838 極322 ’除連接埋置配線似的部份外亦以絕緣體⑽圍 住周圍。在此，該閘極電極322與埋置配線324接合的 刀係相g於第8圖所示之區域3 3 6。 構成儲存節點之埋置配線324，係設置於由雜質區域 3〇4、場氧化膜358、雜質區域3〇6、絕緣體363所覆蓋之 閘，電極32G、雜質區域3Q7以及閘極電極322之上部。 $著’又在埋置配線324之更上部，隔介層間絕緣膜㈣

設置構成位元線之金屬配線372、金屬配線372係藉由位 凡線接觸部368、332與雜質區域3〇2連接。此外，與埋置 配線324以及位元線接觸部332同層之其他部分係以絕 體366構成。 再度爹照第5圖以及第8圖，比較顯示兩記憶胞面積 之區域Al、A2時，區域A1、約為區域A2之〇. 6倍。亦即， 本發明之記憶胞100，係藉由上述積層構造’使其面積較 諸於以P通道MOS電晶體構成負載元件的記憶胞削減約1 成0 實施形態之蠻形例 第i 0圖為第6圖所示之記憶胞之變形例的剖面圖。 參照第10圖，該記憶胞，係在第6圖所示之記憶胞 1〇〇的構造中代之以多晶矽膜270而具備多晶矽膜27〇A， 且代之以連接開口部236具備另一埋置配線284。 埋置配線284，使多晶矽膜270A與埋置配線224電性 連接。該埋置配線284 ’也與埋置配線224相同，係由平 成多晶矽膜270時可承受熱滯後之高融點的金屬所構成， 315644 26 200426838 例如由鎢等所構成。 在第1實施型態之變形例中，無需為了構成接觸部而 在多晶矽膜上配設凹部。因此，可以使多晶矽膜27〇A的精 度更均一化，並使多晶矽膜270A所構成之p通道TFT的電 性特性更加安定。 如上述一般，根據第丨實施形態以及其變形例之半導 體記憶裳置10，係分別以P通道TFT以及P通道M〇s電曰曰 月豆構成負載元件以及存取電晶體，而將構成儲存節點之埋 置配線以及構成負載元件的P通道TFT積層於大容量電晶 體之上部的構造，因此可對應低電壓化，並使記憶胞1〇θ〇θ 大幅小型化。 > =外，根據該半導體記憶裝置10,係以高融點金屬使 儲存節點形成埋置配線化，因此可壓低電晶體間的電阻， 而在抑制電壓下降的同時，也不會因為在埋置配線上部形 成多晶石夕膜時所進行的高溫處理而產生熱滯後。 此外，根據該半導體記憶裝置10，由於係在做為歐姆 接觸材用之第2矽合金層與雜質區域之間設置具備優良耐 …、f生曰J第1七夕甘f層，因此在形成多晶矽膜時即使進行高 溫處理亦可避免產生合金尖。 此外，根據該半導體記憶裝置10，由於多晶矽膜之美 底層上面係經過平坦化，因此由該多晶矽膜所構成之P ^ 逞TFT的電氣特性得以安定化，且使多晶石夕膜連接埋置配 線之接觸部的佈局圖案的自由度亦得以提升。 第2實施形態 315644 27 200426838

憶胞t二 =:態+係在第1實施形態或其變形W 點之電容旦 設置電容器。藉此，可增加儲存節 得以安定里亚提升軟錯記耐性。其結果將使記憶胞之動作 二2 Λ施形態之半導體記憶農置之整體構造，係與第 ㈣。不之半導體記憶裝置1G的構造相同，故不再重複其 I二圖係顯示帛2實施形態之記憶胞構造的電路圖。 ㈣inn、^ U圖’記憶胞刪，係在第1實施形態之記 構造中，另具備電容器128、13。以及定電位節 132之卩/奋益128，係連接在儲存節點114與定電位節點 32 =。電容器13〇，係連接在儲存節點ιΐ6與定電位節 ⑽的胞刪之其他電路構造，係與記憶胞 該電容器128、13〇係積層形成於基板之上部， ^觸孔分別與構成儲存節點114、116的埋置配線連接。藉 ^ 不會增加構成儲存節點114、116的埋置配線的面 價還°“言加儲存節點114、U6的電容量。亦即，藉由於 置二=為128、130，較諸於記憶胞1 〇〇其面積不會二加， =提昇記憶胞刪之軟錯記财性，並能安定化記曰隐胞 1U0A之動作。 么# 士上述一般，根據第2實施形態之半導體記憶裝置， ^藉由在儲存節點中連接電容器來增加儲存節點的電容 、對應因衣置之小型化而導致的軟誤差，故能對應低 315644 28 200426838 電>1化，並可實現小型化，以及安定化動作。 弟3實施形態 。在第3實施形態中，係在第i實施形態或其變形例之 圮憶胞中，係藉由多晶矽所形成之電阻值高的電阻元件構 成負載元件。 第3實施形態之半導體記憶裝置之整體構造，係與第 1圖所不之半導體記憶裝置丨〇的構造相同，故不再 說明。 ' 罘12圖係顯示第3實施形態之記憶胞構造的電路圖。 麥照第12圖，記憶胞100B，係在第】實施形態之記 憶胞1〇〇的構造中，取代p通道TFTU〇、112，而具備有 分別由多晶矽所形成的高電阻元件134、136。記憶胞丨〇卟 之其他電路構造，係與記憶胞100之構造相同。 該多晶矽所形成之高電阻元件134、136，與記憶胞100 中的P通逼TFT110、112相同，係藉由在構成儲存節點 IN、、116的埋置配線上部隔介層間絕緣膜積層多晶石夕膜而 形成。因此，該記憶胞1〇〇B，同樣是以與第丨實施形態之 «己胞10 〇相同程度的面積形成，且較諸於第8圖所示之 $憶胞’其面積約削減4成。 此外，電阻元件134、136之電阻值的範圍，係取決於 驅動電晶體之N通道M0S電晶體102、104之洩漏電流，搭 記憶胞100B之半導體記憶裝置之記憶容量以及備位 電流（備位期間中的消耗電流）的規格等。 如上述一般’藉由第3實施形態之半導體記憶裝置， 315644 29 200426838 亦可獲得與第1實施形態之半導體記憶裝置相同的效果。 第4貫施形態 第4實施形態，係在第3實施形態之記憶胞中，於儲 存節點中設置電容器。 第4實施形態之半導體記憶裝置之整體構造，係與第 1圖所示之半導體記憶裝置的構造相同，故不再重複其說 m ° … 第13圖係顯示第4實施形態之記憶胞構造的電路圖。 參照第13圖，記憶胞100C，係在第3實施形態之記 憶胞100B的構造之中，另具備電容器128、13〇以及定電 位節點132。關於電容器128、13〇,因在第2實施形態= 已作說明，故不再重複說明。此外，記憶胞丨〇〇c之其他電 路構造，係與記憶胞l〇OB的構造相同，故不重複其說明。 第4實施形態亦與第2實施形態相同，其電容器128、 13^係積層形成於基板上部，並介由接觸孔分別與構成儲 存節點114、116的埋置配線連接。藉此，不但不會增加構 成儲存節點114、116的埋置配線的面積，還可增加儲存節 點114、116的電容量，並提昇記憶胞1〇〇(：之軟錯記耐性。 如上述一般，藉由第4實施形態之半導體記憶裝置， 同樣可獲得與第2實施形態之半導體記憶裝置相同的效 果。 此外，在上述實施形態中，内部電源產生電路38所產 生的電源電壓Vcc係設定為1. 8V，但電源電壓Vcc並不限 定於此大小。此外，特別在電源電壓Vcc小於3v的低電壓 315644 30 200426838 環境下，本發明之半導體記《置可發揮其效果。 此外，在上述實施形態中，半導體記憶褒置^ 做成具備有可接收外部電源· exe Ve^及接地電承破 exe.Vss而產生低電位之電源㈣Vcc之内部電源產^ 路38的裝置，但亦可省略内部電源產生電路38不用t :外部接收低電位之電塵’並直接將該電愿作為電源電二 Vcc使用。 兔峻

此外，在上述第2、第4實施形態中，係藉由 節點m、116中分別連接電容器128、13〇以增加儲存: =4、116的電容量’但在構造上若可增加構成儲存 114、116之埋置配線的層的厚度，則無須設置電容器ία: 130，即可藉由增加埋置配線層的厚度，增加儲存°節點、 114、116的電容量。在該情況下’較諸於第i實施形態之 记憶胞100 ’不僅不會增加其面積，同時又可提昇記憶胞 之軟錯記耐性，並安定記憶胞之動作。 “ L _雖經由上文詳細說明本發明之内容，但該說明僅止於 例不，而未構成限定，藉由上述說明可清楚理解發明之精 神與範圍係僅受附加之申請範圍所限定。 月 【圖式簡單說明】 第1圖係以概念方式顯示本發明之半導體記情妒置之 構造的整體方塊圖。 圖所示之記憶胞陣 育料時的S丽特性 第2圖係顯示以行列狀配置在第1 列上的記憶胞構造的電路圖。 第3圖係讀取第2圖所示之記憶胞 315644 31 200426838

第4圖係以N通道M〇s電晶體構成存取電晶體時之讀 冗憶胞資料時的S丽特性圖。 第5圖係顯 第6圖係顯 的剖面圖。 不第2圖所示記憶胞構造的平面圖。 不第5圖所示之記憶胞之剖面VI-VI構造

=7圖係第6圖所示之A部份的放大圖。 而r第8圖係顯示以N通道M〇s電晶體構成存取電晶體， 、P通道M0S電晶體構成負載元件時之記憶胞構造的平 第9圖係顯示第8圖所示之記憶胞剖面Ιχ—Ιχ構造的圖。 第1 〇圖係顯示第6圖所示之記憶胞之變形例之剖面

【主10 14182226 30 f 11圖係顯示第2實施型態之記憶胞構造之電路圖 第12圖係顯示第3實施型態之記憶胞構造之電路圖 第13圖係顯示第4實施型態之記憶胞構造之電路圖 要元件符號說明】 半導體記憶裝i 12歹㈠立址端子 行位址端子 資料輸出入端子 16 控制訊號端子 2〇 電流端子 列位址緩衝器 控制訊號緩衝器 列位址解碼器 24 行位址緩衝器 28 輸出入緩衝器 32 行位址解碼器 315644 32 200426838 34 感測放大器/寫入驅動器 36 記憶胞陣列 100、 100A至100C記憶胞 106、 1 08P通道MOS電晶體 114、 116儲存節點 120 接地節點 126 字線 132 定電位節點 202 至 216、302 至 317 218 至 222、223 224 至 230 232、 234、272位元線接觸部 240、 242 TFT閘極部 252 半導體基板 256 P型阱區 261、 2 6 2、2 6 4、2 6 6 絕緣體 270 多晶矽膜 278 第1 ^夕合金屬 282 阻障金屬層 35 多工器 38 内部電源產生電路

102、104N通道M0S電晶體 110、112P 通道 TFT 118 電源節點 12 2、12 4位元線 128、130 電容 134、136電阻元件 雜質區域 閘極電極 埋置配線 2 3 6、2 3 8連接開口部 244、246 區域 254 N型阱區 258、259、260場氧化膜 268、274層間絕緣膜 276 金屬配線 弟2秒合金層 315644

Claims (1)

1. 200426838 ♦ 十、申請專利範圍： “ 1.二種半導體裝置，係、具備有：儲存資料的記憶胞；連接 珂述記憶胞的字線以及位元線對， 前述記憶胞包含有：由第1負載it件，以及N通道 M0S电Ba 所形成之第i驅動元件構成的第！反相器； 與前述第1反相器交又連接，由第2負載元件，以 及N j這M0S電晶體所形成之第2驅動元件構成的第2 I 反相器； 、分二連接前述第1以及第2反相器之輸出節點的第 1以及第2儲存節點；以及 A別以前述字線巾連接有閘極電極之P通道M0S '電f體構成，轉前述第1以及第2儲存節點分別連接 ‘ 在前述位元線對之一方以；？ S , 乃以及另一方之位元線的第1以 及第2閘極元件， 而構成前述第1儲存節點之第1金屬配線，係積層 籲 &置於形成於基板表面的前述第i之驅動义件以及前 述第1之閘極元件， 構成前述第2儲存節點之第2金屬配線，係積層設 置於形成於前述基板表面的前述第2之驅動元件以及 ㊉述弟2之閘極元件，以及 前述第1以及第2負載元件，係設置於前述第1 以及第2金屬配線的上部。 2.如申請專利範圍第丨項之半導體記憶裝置，其中，前述 第1以及第2金屬配線，係分別由具備對應形成前述第 315644 34 以及弟2之負载元件時之處w , 成。 了 <慝理μ度的耐熱性之金屬構 舊 3· t申請專Γ範圍第2項之半導體記憶裝置，其中，前述 二:、以及弟2之負載元件係分別由p通道薄膜電晶體所 艰成。 4.如申請專利範圍第2項之半導體記憶裝置，其中，前述 弟1以及第2之負載元件係分別由多晶石夕所形成，並由 具有電阻值高於所定之電阻值的電阻元件所形成。 乂口申請專，範圍第2項之半導體記憶裝置，其中，前述· $ 1以及第2金屬配線係分別由電阻低於前述第】以及 第2閘極元件中的閘極電極材料的金屬所形成。 6·=中請專利範圍帛5項之半導體記憶裝置’其中，前述、 第1以及第2金屬配線的各個係由鎢所形成。 · 7· ^申請專利範圍第1項之半導體記憶裝置，其中，前述 f 1金屬配線係使前述第丨閘極元件之汲極電極、前述 第1驅動元件之汲極電極，以及前述第2驅動元件之閘鲁 極電極相互連接， 4述第2金屬配線係使前述第2閘極元件之汲極電 極、前述第2驅動元件之汲極電極，以及前述第1驅動 元件之閘極電極相互連接， 前述第1以及第2負載元件係介由層間絕緣膜形成 於前述第1以及第2金屬配線的上部，並分別介由第丄 以及第2連接部與前述第1以及第2金屬配線連接。 8·如申請專利範圍第7項之半導體記憶裝置，其中，尚具 315644 26838 備有·设置於前述第】戎裳 極電極的各個連接V::: 線與多數個前述沒 對應前述第1或第2負载 9如申）主1度的耐熱性的多數第1障壁層。 9. 如申凊專利範圍第δ 冬M m η九 T f f心扃置，其中，耵述 形成。I壁層’係分別由石夕化始以及石夕化錄之-所 10. 如申請專利範圍第 備右.之缸+只心干♦虹记德裂置，其中，尚具 之連接層，係設置於前述多數之第1障壁声 〜個兵則述對應之第1或第2金屬配線之間，而形^ :::對應之第1或第2之金屬配線與對應之汲極電極的 區人姆連接。 u·2請專利範圍第10項之半導體記憶裝置，其中，前 返夕數之連接層係、分別由石夕化鈦所形成。 I申明專利範圍第10項之半導體記憶裝置，其中，尚 ^備有·多數之第2障壁層，係設置於前述多數之連接 9，各層與前述對應之第1或第2金屬配線之間，用以 呆濩對應前述對應之第1或第2之金屬配線形成時的連 13接層以及/或對應之第1障壁層。 t : 4專利範圍第12項之半導體記憶裝置，其中，前 14迷夕數之第2障壁層係分別由氮化鈦所形成。 • = 1請專利範圍第10項之半導體記憶裝置，其中，前 述夕數之第1障壁層的各層，較諸於對應之連接層，係 15 t述對應之汲極電極中的擴散係數較小。 • ϋ申請專利範圍第7項之半導體記憶裝置，其中，前述 36 315644 200426838 第1以及第2之負載元件，係分別由P通道薄膜電晶體 所形成， 與前述第1以及第2之金屬配線的前述P通道薄膜 電晶體相對的面係經由平坦加工處理。 37 315644