TW200414326A - Planarizing gate material to improve gate critical dimension in semiconductor devices - Google Patents

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hai-hong Wang
Bin Yu
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Description

200414326 玖、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導#驻番 φ 炫卞ν體衮置以及製造半導體裝置 之方法，本發明尤其適用於雙閘極裝置者。 【先前技術】 由於對有關超大型積體電路之高密度及性能的需求逐 漸增加，半導體裝置需要要求其設計尺寸（諸如閘極長度在 100奈米（nm)以下），高信賴性以及增加的製造產量。將設 計尺寸縮減至⑽奈米以下係對習知方法技術之極限的挑 戰0 例如，當習知的平面金屬氧化物半導體場效電晶體 (MOSFETs)之閘極長度範圍纟⑽奈米以下時血短通道 效應有關之問題（諸如在源極與汲極間之過量溢漏）變得^ 來越難以克服。此外，遷移率減低退化（M〇bilhy degradation)以及一些製程問題（issue)亦使得習知的金屬 氧化物半導體場S電晶體之尺寸圍難以包括越來越小的 裝置尺寸。因此必須探究新的裝置結構，以改進場效電晶 體（FET)性能並允許更小的裝置。 雙閘極金屬氧化物半導體場效電晶體代表已經被視為 接替現有平面金屬氧化物半導體場效電晶體之新結構。在 若干方面中，該雙閘極金屬氧化物半導體場效電晶體提供 車父佳於習知矽塊材雙閘極金屬氧化物半導體場效電晶體之 特徵。由於該雙閘極金屬氧化物半導體場效電晶體在通道 的兩側均具有閘極電極，而不像習知金屬氧化物半導體場 92453 5 200414326 效电日日版僅在一側上具有閘極電極，因此提昇了這些改進 處。當具有兩個閉極時，由沒極所產生之電場將從通道之 源極端而被較佳地屏蔽（screened)。此外’兩個問極大體 上可控制等同單-閘極兩倍之電流，而產生較強之開關訊 號。 〜‘韓式場效電晶體（FinFET)為最近以來可展現良好短通 逼：為之雙閘極結構。鰭式場效電晶體包括形成於垂直鰭 式結構中之通道°該鰭式場效電晶體結構可使用近似於用讀 :形成習知平面金屬氧化物半導體場效電晶體之佈局及製 程技術而製造。 【發明内容】 、本發明t目的係提供一種形成韓式場效電晶體裝置之 :法’ 5亥方法改進閉極之關鍵尺寸（CD)。在閘極圖宰化之 二可磨平間極材料。此外，可在該已磨平之問極材 形成抗反射塗層。 p本發明之其他優點以及其他特徵將由下列說明在某種 =度上，一 $该項技藝者在下列審查中更為清楚或可由本 發明之實施方式中學習 申社直刹# a丄 义7:1心彳支』及特徵可由所附的 月專心圍中所特別指出者而U於了解並獲得。 根據本> 明’藉由用於製造半導體裝置之方法 種程度上獲得前述或其 /、 成韓式結構……法包括在絕緣層上形 x 1式、、、ϋ構可包括側表面以及上表面。哕方 法亦可包括在該缺处4生 。哀方 _ 1式〜構之上沉積閘極材料並且磨平誃ρ 〉儿積之閘極材料。y x 抗反射塗層係可沉積在該已磨平之閘極 92453 6 200414326 材料上，並且藉該抗反射塗層而於該已磨平之問極材料之 外形成閘極結構。 根據本發明之另一態樣，用於製造半導體裝置之方法 可包括在絕緣層上形成鰭式結構以及在該錯式結構之上沉 積多晶石夕。該方法亦可包括研磨該多晶石夕以獲得的平坦上 j面以及在5亥夕晶石夕的平坦上表面上沉積抗反射塗層。並 藉該抗反射塗層而於該多晶石夕之外形成閑極結構。 根據本發明之再-態樣，用於製造半導體裝置之方法 可，括在絕緣層上形成韓式結構以及在該結式結構之上沉 、夕B日夕°亥方法亦可包括研磨該多晶矽以獲得平坦的上 表面以及在6亥夕晶石夕的平坦上表面上沉積抗反射塗層。該 方法復可包括在該抗反射塗層之上沉積光阻層以及圖宰化 该光阻層以定義間極結構。可由該已定義之間極結構周圍 蝕刻該多晶矽。 ^本發明之其他優點以及特徵將由下列詳細敘述使熟習 ::項技蟄者更為清楚。所顯示及說明之實施例提供完 受明所深思熟慮之最佳模式。本發明可在不同而顯而易見 =方面進行修改’而這些修改均未背離本發明。是以，該 ^圖式係本質上視為說明之用，而非用以限制本發明。 【實施方式】 麥考所附的圖式，而在圖式中相同之元件符號係代表 目^件。本發明之下列詳細說明參考所附圖式。在不同 θ式中相同之兀件符號係代表相同或類似之元件。此外， 下列詳細說明並非用以限制本發明。相反地，本發明之範 92453 7 200414326 圍係由所附之申請專利範圍及其等效者所定義。 本赉明之目的係提供一種形成鰭式場效電晶體（Fin fet)破置之方法，该方法改進在閘極中之最小關鍵尺寸。 為改進該最小關鍵尺寸，在閘極圖案化之前，可磨平閘極 材料此外，可在该已磨平之閘極材料上形成抗反射塗層。 第1圖係顯不根據本發明之實施例所形成之半導體裝 =100之橫截面圖。參考第i圖，半導體裝置1〇〇可包括 絶緣層上矽（silicon on insldator，S0I)結構，該絕緣層上矽籲 二構包括矽基板11 〇、埋藏氧化物層i2〇以及形成於該埋 藏氧化物㉟120上之石夕層13〇。埋藏氧化物層以及矽 層130可依習知方式形成於基板u〇上。 、在示範實施方式中，埋藏氧化物層120可包括矽氧化 物並且可具有範圍在約1〇〇〇埃（入）至約3⑻〇埃間之厚 又夕層13〇可包括厚度範圍在約300埃（A )至約1500埃 間之單晶（M〇nocrystallineR 多曰曰曰石夕（p〇lycrystaUine 、
SlllC〇n)。矽層1 30係用於形成作為雙閘極電晶體裝置之鰭鲁 式結構，容後詳述。 在本發明另一實施方式中，基板110以及矽層130可 包括其他諸如鍺的半導體材料、或者是諸如碎.鍺的半導體 料之、。。埋藏氧化物層丨20亦可包括其他的介電材 • 大 石“Slllc〇n nitride layer)或氧化矽層（即，
Si〇2)之介電@ 140可形成於矽層U0之上，以作為後續香 刻衣％期間之保護蓋。在示範實施方式中，介電層140 ; 92453 8 200414326 沉積為範圍在約1 50埃（A )至約700埃間夕戶由 、 、 7予度。接下來， 可沉積光阻材料並將該光阻材料圖案化，以形成後續製程 用之光阻光罩15〇。該光阻可依任何習知方式予以^並 圖案化。 接著可姓刻半導體裝置100並可移除該光阻光罩 150。在示範實施方式中，矽層130可依習知方式予以蝕 刻，且係姓刻至埋藏氧化物層12〇上為止，以 構。在形成鰭式結構之後，可在鄰接° %何丨授為鰭式結構之個別端 部上形成源極及汲極區域。例如’在示範實施方式中，可 依習知方式沉積、圖案化以及蝕刻矽層、鍺層、或結合矽 及錯之膜層，以形成源極及汲極區域。 第2Α圖係概略顯示以此種方式所形成於半導體裝置 100上之鰭式結構之上視圖。根據本發明之示範實施方 式，可在埋藏氧化物層120上形成鄰接該鰭式結構210之 個別端部且在該鰭式結構210之端部上之源極區域220以 及沒極區域2 3 0。 第2Β圖係顯示根據本發明之示範實施例形成之縛式 結構210沿第2AS Α_Α，線段之橫截面圖。如上所述，可 姓刻介電請以及石夕層130以形成雜式結構21〇。鰭式 結構210可包括矽層13〇以及介電層 第3圖係顯示根據本發明之示範實施例在韓式結構 21〇上形成閘極介電層以及閘極材料之橫截面圖。可在韓 式結構210上形成介電層。例如，可在韓式結構2H)上加 熱成長出薄氧化物薄膜310’如第3圖所示。該氧化物薄 92453 9 200414326 馭3i〇可成長至厚度為約10埃至約50埃，並且可於鰭式 、洁構川中之石夕層130暴露側表面上形成該氧化物薄膜 310’以將該氧化物薄膜31G當作介電層而作為後續形成的 問極電極。與該氧化物薄膜310相同的是，該介電層140 可為鰭式結構2 1 0之上表面提供電性絕緣。 在形成該氧化物薄膜310後，可於半導體裝置i⑻之 上沉積閘極材料層320。該閘極材料層32()可包括後續形 成閘極電極之材料。在示範實施方式中，該閘極材料層η。· 可包括使用習知化學氣相沉積（Chemical vap〇r __〇η, CVD)或其他眾所周知的技術所沉積之多晶矽。此外，苴他 諸如鍺或結切及鍺之半導體材料、或各種不同的金屬均 了用以作為該閘極材料。 、、弟4圖係顯示根據本發明之示範實施例磨平該間極材 料層320之橫截面圖。磨平該閘極材料層32〇可移除在該 材料中任何不平坦的突出物，諸如在第3圖中之_式結： 21〇上所顯示者。回到第4目，可進行化學機械研磨 彳 = hemical mechanical p〇Hshing，cMp)* 其他習知技術，使 侍閘極材料層320之上表面實質上呈現平坦。在一個實施 :式中，如第4圖所示，該平坦的閘極材料層32〇可在該 介電層140之上延伸。在磨平後之閘極材料層32〇厚度可 在約700埃至約2000埃間之範圍。 根據本發明之原則之另一示範實施例（未圖示），該閘 極材料層320可磨平至該介電層14〇之上表面為止。結果， 該閘極材料層320之上表面可在該韓式結構⑽上由該介 92453 10 200414326 電層140之上表面所隔開。在此實施方式中，可將閘極材 料層3 2 0圖案化成兩個物理及電性分開的閘極。 第5A圖係概略顯示根據本發明之示範實施例之半導 體裝置1〇〇之上視圖。如圖所示，可圖案化閘極結構 以延伸越過該鰭式結構2丨〇之通道區域。閘極結構$ 1 〇可 包括接近該鰭式結構210側邊之閘極部以及由該鰭式結構 210間隔開之較大的電極部。閘極結構51〇之電極部可提 供可存取的電性接觸，以偏壓該閘極部或者用其他方式控I 制該閘極部。 第5B圖係顯示根據本發明之示範實施例形成第$ a圖 之半導體裝置100之橫截面圖。閘極結構51〇可藉由微影 技術（lithography)(例如，光學微影）而定義於閘極材料層 320中。底部抗反射塗層（B〇u〇m antirefl⑽〜c〇ating BARC)520可沉積在該平坦的閘極材料層32〇上。如熟習 半導體技藝者應了解的是，《阻可沉積在該底部抗反射塗 層5 20上並且圖案化於該閘極結構51〇之形狀中。 接著可選擇性蝕刻閘極材料層32〇，以在半導體裝置 100上之閘極材料層320以外形成該閘極結構51〇。該平坦 的閘極材料層320可提供至少一平坦的底部表面作為底部 抗反射塗層520,並且傾向於令底部抗反射塗層52〇之上 f面為平坦者。底部抗反射塗層52〇之厚度範圍可在約1〇〇 埃至約500埃。由於該平坦的閘極材料層32〇之故，在該 底部抗反射塗層520上之光阻可更精確地圖案化，而且該 閘極結構510之關鍵尺寸（CD)(即，其最小尺寸）可予以改 92453 200414326 進。例如，‘因為藉由化學機械研磨而磨平閑極材料層32〇 之故，可獲得閘極關鍵尺寸在約20奈米至約5〇奈米者 因此，在典型的鰭式場效電晶體閘極定義期間，：對於： 度不平坦的表® ’閘極材料層320平坦的上表面可改進二 極結構5 1 0之關鍵尺寸。 疋闲 接著可摻雜該源極區域22〇以及汲極區域23〇。例如， 可在該源極區域22〇以及汲極區域2 」〇， T伹八η型或p型 雜質―mes)。特定的雜質劑量以及能量可基於特定端 裝置需求而選定，賓，習該項技藝者可基於電路要求將該源 極/汲極植入製程最佳化’而且，為使本發明更為清晰易 懂，在此對於這些動作未予揭露。此外，在進行該源極/ 沒極離子植入之前，可選擇性形成側壁間隔件（未_示卜 以基於特定電路要求來控制該源極，汲極接合面之位置。 接下來可進行活化退火，以趑兮 、 、人以將该源極區域220以及汲極區 域2 3 0活化。 因此，根據本發明，在雙閘極轉式場效電晶體裝置中 之問極關鍵尺寸係藉由在沉積底部抗反射塗層⑽以及定 義该問極之前即先磨平閘極材料層320而改進者。有利的 是’最後所得之結構展現出良好的短通道行為。此外，本 發明提供增加的彈性並且可輕易地整合於習知處理步驟 中 〇 其他實施方式 在其他實施方式中，希望改進鰭式場效電晶體之鰭式 結構中的罐靡。第6A圖係顯示鰭式結構6〇〇之典型 92453 12 200414326 蝕刻輪廓之橫截面圖。使用一般的多蝕刻製程(p〇iyetch process)，鰭式結構6〇〇可形成於如第6A圖中所示之絕緣 層上矽（soi)結構的埋藏氧化物層6〇5上。鰭式結構6〇〇可 包括石夕（Si)部分61G、二氧化邦叫）層㈣氮化石夕 層630、以及光阻光罩層64〇。使用典型的蝕刻製程以形成 鰭式結構600者可造成第6A圖中所示的“大立足處（mg footing)’，，此處矽部分6丨〇之基底係增加其基極（base)之寬 度。此立足處可令所得之FinFET中產生不同的通道尺寸。_ 第6B圖係顯示籍式結構6〇〇之改進的垂直姓刻輪廊 之橫截面圖。使用T式閘極或缺σ閘極姓刻法（NQtch帥 etch approach)，則鰭式結構600可依第6B圖中所示的改 善輪廓而形成於絕緣層上矽（S0I)結構之埋藏氧化物層6〇5 上。首先，可修整該光阻光罩層640至適當形狀。作為該 二氧化石夕層620及該氮化石夕層630之開口可藉由移除該光 阻光罩層640而創造出來。 w间1f蚀刻：主要蝕 殘留的石夕層6 1 0可於下列 刻、軟著陸（Soft landing)、以及過蝕刻。 J 邊主要蝕刻期間 可使用cf4/敝/ ci〆He_〇2氣體結合物，該軟著陸期間 可使用HBr/He-〇2氣體結合物’該過钱刻期間則亦可使 用HBr/ He-〇2氣體結合物。如熟習該項技蓺者可了解者 亦可使用其他氣體結合物。藉由變化該齡装炫 成專人者陸以及該過蝕 刻之氣體比例、壓力、以及動力，鰭式处Μ 、、、'°構600之整體蝕 刻輪廓可予以補償，以形成垂直輪廓。五 馮了更多的等向蝕 刻，當需要時可添加CL至該軟著陸以及 人邊過蝕刻期間。 92453 13 200414326 :=2 :顯示於第“圖中之鰭式結構6°°的立足處 X兩ί〇改進為第68圖中所示之垂直輪廓。 :其他實施方式中，想要的是具有垂直而均勾摻雜的 二！及間極之續式場效電晶體。第7Α至第7C圖係顯 X &明另一貫施方式之電漿摻雜之源極-汲極接合 面以及閘極之橫截面圖以及上視圖。可在石夕層川上形成 :極:20以及間隔件73〇’而石夕層7ι。可形成至韓式結構 。乐7B圖顯示落在源極區域74〇以及汲極區域間 之鰭式結構7 0 〇之上視圖。 在圖案化該閘極720之後，該源極區域74〇以及沒極 區域750可摻雜有電漿’如f 7A及第則中所示。在一 個實施方式中，該電聚可包括砷（八〇。第7c圖係顯示垂直 #雜之源極以及汲極74G以及75G。在此方式中該源極 //及極接合面可在垂直方向中均勻摻雜。 在前述說明中，為使本發明完全被了解，諸如特定材 =、結構、化學製品、製程等等均以為數眾多之特定細節 提出。^ ’本發明可在不憑藉著於此所提出之特定細節 而加以實施。在其他的例子巾，為避免本發明不必要地不 明瞭’對習知處理結構之細節不再作說明。 根據本發明，用於製造半導體裝置之介電及導電層可 藉由習知沉積技術而沉積。例如，可應用諸如不同型態之 化本氣相/儿知衣私之金屬化技術，該化學氣相沉積製程之 不同i怨包括，低壓化學氣相沉積（l〇w pressure〔vd， LPCVD)以及加強化學氣相沉積（enhancecj CVD，£CVD)。 92453 14 200414326 本發明可用於形成不同型態之半導體裝置，並且為避 免1本發明不易了冑，細節之部份不再提出。在實現本發 明時，可應用習知之光學微影技術以及蝕刻技術，並且為 避免使本發明不易了解，該等技術之細節於此不再詳細地 提出。 夕2本揭露中僅顯示及說明本發明之較佳實施例以及其 夕功此之-些例子。應了解的是，本發明可使用於其他不 合以及環境中’並且係可由在此所表達之發明 的靶驚之内進行修改。 在本發明之敛述中所使用的元件、動作、或操作指示 I了明確敘述者以外，均不應解釋為對本發明而言係不可 2或是必要者。此外，在此所使用的冠詞“―⑷”係意指 一個或更多個品項。只有在意指_個品項之處，才使 由一個(。ne)”或類似語言文字。本發明之範疇係由所附之 申凊專利範圍及其等效者所定義。 【圖式簡單說明】 * 1圖係根據本發明之實施例顯示可用於1 構之示範層之橫截面圖。 H 结 之上=A。圖係概略顯示本發明之示範實施例之-式結構 圖係㈣根據本發明^範實施例形成第 (1式結構之橫截面圖。 =係顯示根據本發明之示範實施例在第2β圖之 形成的間極介電層以及間極材料之橫截面圖。 92453 15 第4圖係顯示 閘極材料之择共 本發明之示範實施例磨平第3圖之 十之杈載面圖。 第5A圖係概略 結構之上視圖。 ”、、不根據本發明之示範實施例之鰭式 第5 B圖係顯 之鰭式纟士盖 ^ 本舍明之示範實施例形成第5 A圖 ”、、曰工、、、°構之橫裁面圖。 苐6A及第同总θ 一 ^ ^ 固係_示根據本發明之示範實施例改進 〜式結構触刻輪靡之橫戴面圖。 第 7 Α至 at 7 ,, C圖係顯示本發明另一實施方式垂直地均 勻#雜之源極_汸士 W妾5面以及閘極之橫截面圖以及上視 圖〇 100 半導體裝置 110 基板 120 埋藏氧化物層/絕緣層 130、 7 1 0 $夕層 140 介電層 150 光阻光罩 210〜 6〇〇、700鰭式結構 220、 740源極區域 230、 7 5 0汲極區域 310 氧化物薄膜 320 閘極材料層/多晶石夕 510 閘極結構 520 底部抗反射塗層 610 矽部分 620 二氧化矽層 630 氮化矽層 640 光阻光罩層 605 埋臧氧化物層 720 閘極 730 間隔件 92453 16

Claims (1)

  1. 拾、申請專利範圍： 1β 種製造半導體裝置（100)之方法，包括： 在絕緣層（120)上形成鰭式結構（Fin)結構（2 10)，該 稽式結構（2 1 〇)包括側表面以及上表面； 在该鰭式結構（2 1 〇)上沉積閘極材料層（320); 平坦化該已沉積之閘極材料層（32〇); 在該已平坦化之閑極材料層（320)上沉積抗反射塗 層（520);以及 丨 藉該抗反射塗層（520)於該已平坦化之閘極材料層 (320)之外形成閘極結構（510)。
    由化學㈣製程研磨以沉積之問極㈣層（32〇) 之上表面。
    之步驟包含： 形成閘極結構（5 10) 在該抗反射塗層（520)之上沉積光阻層 阻層； 圖案化該光阻層以定義該閘極結構（51〇); 選擇性蝕刻該光阻層以及該閘極材料層 ;以及 (320)以形 成該閘極結構（5 10)。
    該閘極結構（510) 之最小尺寸係小於或等於約5 〇奈米。 一種製造半導體裝置（100)之方法，
    92453 17 在該鰭式結構（2 10)上沉積多晶矽（32〇); 研磨該多晶矽（320)以獲得平坦的上表面； 在該多曰曰曰石夕（320)平坦的上表面上沉積抗反射塗層 (52〇);以及 藉該抗反射塗層（520)於該多晶矽（32〇)之外形成閘 極結構（510)。 6·如申請專利範圍第5項之方法，其中，該研磨包括該多 晶矽（320)之化學機械研磨。 _ 7·如申凊專利範圍第5項之方法，其中，形成閘極結構丨 包含： 在該抗反射塗層（520)之上沉積光阻層； 圖案化該光阻層以定義該閘極結構（5丨〇);以及 由該閘極結構（510)周圍移除該多晶矽（320)。 8 ·如申叫專利範圍第5項之方法，其中，該閘極結構（5丨〇) 之最小尺寸係介於約20奈米至約5〇奈米之間。 9· 一種製造半導體裝置（1〇〇)之方法，包括： _ 在絕緣層（1 20)上形成鰭式（Fin)結構（2 1 〇); 在該鰭式結構（2 10)之上沉積多晶矽（32〇); 在該多晶矽（320)上沉積抗反射塗層（52〇); 在该抗反射塗層（520)之上沉積光阻層； 圖案化該光阻層以定義閘極結構（5 1〇);以及 由该已定義之閘極結構（5 1 〇)周圍蝕刻該多晶矽 (320) ’該方法之特徵在於； 在沉積該抗反射塗層（52〇)之前係研磨該多晶矽 18 92453 200414326 (320)以獲得平坦的上表面。 10.如申請專利範圍第9項之方法，其中，該已定義之閘極 結構（5 10)之最小尺寸係介於約20奈米至約50奈米之 間。 19 92453
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