TW200401436A - Method of fabricating a buried bit line and memory device including the same - Google Patents

Description

200401436 五、發明說明（1) 發明所屬之技術領域 本發明是有關於一種記憶體元件之結構及其製造方 法，且特別是有關於一種記憶體元件之埋入式位元線之結 構及其製造方法。 先前技術 記憶體，顧名思義便是用以儲存資料或數據的半導體 元件。在數位資料的儲存上，我們通常習慣以位元（B i t) 來表示記憶體的容量。記憶體内每個用以儲存資料的單元 則稱為記憶胞（C e 1 1 )。而記憶胞在數以萬計的記憶位元 中，所在的特定位置則稱為位址（A d d r e s s )。換言之，記 憶胞在記憶體内，得以陣列的方式排列，每一個行與列的 組合代表一個特定的記憶胞位址。其中，列於同行或是同 列的數個記憶胞係以共同的導線加以串接。 第1圖所示，其繪示為習知一種記憶體元件之結構剖 面示意圖。 請參照第1圖，習知記憶體元件包括一基底1 0、一埋 入式位元線1 2、一閘氧化層1 0、一絕緣結構1 4以及一字元 線1 8 。其中，埋入式位元線1 2係配置在基底1 0中，而字元 線1 8係橫跨在埋入式位元線1 2之上方。另外，閘氧化層1 6 係配置在基底1 0之表面上，用以使字元線1 8與基底1 0電性 隔離。而絕緣結構1 4係配置在埋入式位元線1 2之上方，以 使字元線1 8與埋入式位元線]4之間電性隔離。 當記憶體元件隨著積體電路積集度之提高而逐漸縮小 之後，記憶體元件中之埋入式位元線的寬度必須隨之縮

9874-Itwf ptd 第6頁 200401436 五、發明說明（2) 小。然而，位元線的寬度變窄會造成其阻值之上升，使得 記憶胞的電流變小而導致過高的位元線負載（B i t L i n e Loading)。倘若利用增加位元線的接面深度（J u n c t i ο η Depth)，以解決埋入式位元線阻值提高之問題，不但會衍 生短通道效應（Short Channel Effect)，還會產生接面漏 電（Junction Leakage)等問題。倘若是利用高濃度之摻雜 來製作淺接面的位元線，以避免因接面過深而引起的短通 道效應以及擊穿漏電等問題，則又會因固態溶解度之限 制，而無法克服位元線負載過高的問題。再者，於習知記 憶體元件中，約每3 2條位元線或每6 4條位元線就必須有一 位元線接觸窗，用以操控記憶體元件。然而，位元線接觸 窗的形成會限制了元件之積集度。因此，如何降低位元線 接觸窗的數目以提高元件積集度也使非常重要的。 發明内容 因此，本發明的目的就是在提供一種記憶體元件之埋 入式位元線之結構及其製造方法，以降低埋入式位元線之 電阻值。 本發明的另一目的是提供一種記憶體元件之埋入式位 元線之結構及其製造方法，以避免產生短通道效應及擊穿 漏電流等問題。 因此，本發明的再一目的就是在提供一種記憶體元件 之結構及其製造方法，以降低位元線接觸窗的數目，藉以 提高元件之積集度。 本發明提出一種形成於一半導體元件之基底中的埋入

9874-1rwf ptd 第7頁 200401436 五、發明說明（3) 式位元線之結構，其包括一淺摻雜區以及一深摻雜區。其 中，淺摻雜區係配置在基底中，深摻雜區係配置在部分淺 掺雜區底下之基底中，而淺掺雜區與深摻雜區係共同作為 一埋入式位元線。在本發明中，深摻雜區與淺摻雜區之離 子濃度相同，在此，淺摻雜區與深摻雜區之離子濃度例如 是介於1 0 2 1 / c m 3至1 0 2 2 / c m 3之間。 本發明提出一種埋入式位元線的製造方法，此方法係 首先在一基底上形成圖案化之一罩幕層。其中，此罩幕層 可以是一光阻層、一多晶石夕層或一介電材質層（例如氮化 矽或氧化矽等介電材質）。接著，以罩幕層為遮罩進行一 第一離子植入步驟，以在未被罩幕層覆蓋之基底中形成一 淺摻雜區。之後，在罩幕層之至少侧表面形成一具特定厚 度之襯套層。其中，於罩幕層之至少侧表面形成此襯套層 之方法例如是一電漿增益型化學氣相沈積法（PECVD)，而 襯套層之材質例如是高分子材料。為了避免後續離子植入 步驟會對基底之表面造成傷害，本發明可以使所形成之襯 套層更覆蓋在基底之表面上，藉以保護基底表面免於遭到 損害。而欲使所形成之襯套層除了形成在罩幕層表面以 外，更覆蓋在基底表面之方法係首先進行一第一電漿增益 型化學氣相沈積法，且設定其偏極電源供應器供應之電源 趨近0瓦，以形成一第一襯套層，其中形成在基底表面之 第一襯套層厚度較形成在罩幕層側表面之第一襯套層之厚 度厚。之後，再進行另一電漿增益型化學氣相沈積法，以 修飾第一概套層，而形成第二概套層，其中形成在罩幕層

9874-1twf.ptd 第8頁 200401436 五、發明說明（4) 側表面之第二襯套層具有均勻之厚度，且第二襯套層更覆 蓋住基底之表面。值得一提的是，本發明所形成之襯套層 若為一高分子材料層，當發現於形成襯套層後之一關鍵尺 寸產生偏差時，便可以直接重工（R e w 〇 r k )襯套層。繼之， 以襯套層與罩幕層為遮罩進行一第二離子植入步驟，以在 未被襯套層與罩幕層覆蓋之基底中形成一深摻雜區，其中 所形成之淺摻雜區與深摻雜區係共同作為一埋入式位元 線。 本發明提出一種記憶體元件之結構，其包括一基底、 一閘極、一閘氧化層、一淺摻雜區以及一深摻雜區。其 _ ，閘極係配置在部分基底上。閘氧化層係配置在基底與 閘極之間。淺掺雜區係配置在閘極兩側之基底中，而深掺 雜區係配置在部分淺摻雜區底下之該基底中，其中淺摻雜 區與深摻雜區係共同作為該記憶體元件之一埋入式位元 線。在本發明中，深摻雜區與淺摻雜區之離子濃度相同， 在此，淺摻雜區與深摻雜區之離子濃度例如是介於 1021/cm3 至 1022/cm3 之間。 本發明提出一種記憶體元件的製造方法，此方法係首 先在一基底上形成圖案化之一罩幕層。其中，此罩幕層可 以是一光阻層、一多晶矽層或一介電材質層（例如氮化矽 或氧化矽等介電材質）。接著，以罩幕層為遮罩進行一第 一離子植入步驟，以在未被罩幕層覆蓋之基底中形成一淺 掺雜區。之後，在罩幕層之至少侧表面形成一具特定厚度 之襯套層。其中，於罩幕層之至少側表面形成此襯套層之

9S74-ltwf.ptd 第9頁 200401436 五、發明說明（5) 方法例如是一電漿增益型化學氣相沈積法（P E C V D )，而襯 套層之材質例如是高分子材料之襯套層。為了避免後續離 子植入步驟會對基底之表面造成傷害，可以使所形成之襯 套層更覆蓋在基底之表面上，藉以保護基底表面免於遭到 損害。而欲使所形成之襯套層除了形成在罩幕層表面以 外，更覆蓋在基底表面之方法係首先於進行一第一電漿·增 益型化學氣相沈積法，且設定其偏極電源供應器供應之電 源趨近0瓦，以形成一第一概套層，其中形成在基底表面 之第一襯套層厚度較形成在罩幕層側表面之第一襯套層之 厚度厚。之後，再進行另一電漿增益型化學氣相沈積法， 以修飾第一襯套層，而形成第二襯套層，其中形成在罩幕 層侧表面之第二襯套層具有均勻之厚度，且第二襯套層更 覆蓋住基底之表面。值得一提的是，本發明所形成之襯套 層若為一高分子材料層，當發現於形成襯套層後之一關鍵 尺寸產生偏差時，便可以直接重工襯套層。繼之，以襯套 層與罩幕層為遮罩進行一第二離子植入步驟，以在未被襯 套層與罩幕層覆蓋之基底中形成一深摻雜區，其中所形成 之淺摻雜區與深摻雜區係共同作為記憶體元件之一埋入式 位元線。接著，移除襯套層以及罩幕層，再於基底之表面 上形成一閘氧化層，並且在閘氧化層上形成一閘極。 由於本發明之埋入式位元線係由淺摻雜區與深摻雜區 所構成，因此可降低記憶體元件之埋入式位元線的電阻 值。 本發明之埋入式位元線的淺摻雜區接面可以作淺，以

9874-Itwf ptd 第10頁 200401436 五、發明說明（6) 避免短通道效應與接面漏電之問題，進而提升元件之可靠 度。又同時為了彌補淺摻雜區所造成之電阻值，因此本發 明在淺摻雜區之底下形成寬度較小的深摻雜區，藉以降低 整個埋入式位元線之電阻值。 本發明之記憶體元件之結構及其製造方法，由於其埋 入位元線之電阻值可有效的降低，因此可降低埋入位元線 之電.壓降，如此可減少元件中位元線接觸窗的數目，進而 提高元件之積集度。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 實施方式 在本實施例中係以罩幕式唯讀記憶體以及氮化矽記憶 體之結構及其製造方法為例以詳細說明之，但並非用以限 定本發明。 第2 A圖至第2 F圖所示，其繪示為依照本發明一較佳實 施例之罩幕式唯讀記憶體元件之製造流程剖面示意圖。 請參照第2A圖，首先在一基底100之表面上形成一墊 氧化層102，用以保護基底100之表面。接著，在墊氧化層 102上形成一圖案化之罩幕層106。其中，罩幕層106具有 開口 1 0 7，例如是溝渠。罩幕層1 0 6之材質可以是一光阻 層、一多晶石夕層或者是一介電材質層（例如氮化石夕或氧化 矽等介電材質）。在本實施例中，倘若罩幕層1 〇 6係使用光 阻材質，則在光阻材質之罩幕層1 0 6底下更包括形成有一

9874-1 twf . pid 第11頁 200401436 五、發明說明（7) 抗反射層1 0 4。 之後’請參照第2 β圖，以罩幕層1 0 6為遮罩進行一離 子植入步驟108，以在未被罩幕層106覆蓋之基底100中形 成一淺掺雜區1 1 〇。在本實施例中，離子植入步驟1 〇 8之一 離子植入能量例如是40 KeV至80 KeV左右。而淺摻雜區 1 1 0中之離子濃度例如是1 〇 2 1 / c m 3至1 0 2 2 / c m 3。 然後，請參照第2 C圖，在罩幕層1 0 6之開口 1 0 7的側表 面上形成一具特定厚度之襯套層112。其中，形成襯套層 1 1 2之方法例如是一電漿增益型化學氣相沈積法，而所形 成之襯套層1 1 2之材質例如是高分子材料。值得一提的 是’本發明於罩幕層106之表面所形成之襯套層112若為一 高分子材料層，當發現於形成襯套層112後之一關鍵尺寸 產生偏差時，便可以直接重工襯套層1 1 2。 在本實施例中，形成襯套層1 1 2之電漿增益型化學氣 相沈積法之一反應氣體主成分例如是二氟甲烷（CH2F2)， 或者是二氟甲烷（CH2F2)與八氟丁烯（C4F8)之混合氣體， 或者是二氟甲烷（CH2F2)與三氟甲烷（CHF3)之混合氣體。 另外’進行此電漿增益型化學氣相沈積法之一壓力例如是 介於1〜100 mTorr之間。且其功率例如是介於500〜2000W 之間。再者’進行此電漿增益型化學氣相沈積法之一自我 偏壓值例如為介於〇〜_ 4 〇 〇 V之間，且沈積速率例如是介於 6 0 0〜6 0 〇 〇埃/分鐘之間。此外，此電漿增益型化學氣相沈 積法之反應氣體中尚可選擇性的加入氬氣（A r )、一氧化碳 (CO)、氧氣（02)以及氮氣（N2)等等。

9874-1twf.ptd 第12頁 200401436 五、發明說明（8) 繼之，請參照第2 D圖，以襯套層1 1 2與罩幕層1 0 6為遮 罩，進行一離子植入步驟114，以在未被襯套層112與罩幕 層106覆蓋之基底100中形成一深摻雜區116。其申，所形 成之深摻雜區11 6係位於部分淺摻雜區1 1 0之底下，且深摻 雜區1 1 6與淺摻雜區1 1 0係共同做為記憶體元件之一埋入式 位元線1 1 8。其中，深摻雜區1 1 6與淺摻雜區1 1 0之離子濃 度相同。在本實施例中，離子植入步驟1 1 4之一離子植入 能量例如是5 0 K e V至1 2 0 K e V左右。而深摻雜區1 1 6中之離 子濃度例如是1 0 2 1 / c m 3至1 0 2 2 / c m 3。 在形成淺摻雜區1 1 0以及深摻雜區11 6之後，本發明更 包括進行一回火製程，以對淺摻雜區1 1 0以及深摻雜區1 1 6 所組成之埋入式位元線1 1 8進行回火步驟。在本實施例 _，此回火製程例如是一快速熱製程或是一雷射熱製程。 由於本發明之記憶體元件之埋入式位元線1 1 8係由淺 摻雜區1 1 0與形成在部分淺摻雜區11 0底下之深摻雜區1 1 6 所構成。因此，本發明之方法可降低記憶體元件之埋入式 位元線1 1 8的電阻值，以因應元件縮小後會有阻值升高之 問題。另外，本發明之埋入式位元線1 1 8之淺摻雜區1 1 0接 面可以作淺，以避免短通道效應與接面漏電等問題，藉以 提高元件之可靠度。又同時為了彌補淺掺雜區1 1 0所造成 之電阻值，因此本發明在淺摻雜區1 1 0之底下形成寬度較 小的深摻雜區Π 6，以降低整個埋入式位元線1 1 8之電阻 值。 特別值得一提的是，在上述記憶體元件之製造過程 11 1 1 _ 画_ 9874-1twf.ptd 第13頁 200401436 五、發明說明（9) 中，於進行離子植入步驟1 0 8以形成淺摻雜區1 1 0時（如第 2 B圖所示），墊氧化層1 0 2可能會被耗損而使基底1 0 0之表 面（淺摻雜區11 0 )裸露出來，因此後續於進行離子植入步 驟1 1 4以形成深摻雜區1 1 6之過程中（如第2 D圖所示），便容 易對基底1 0 0之表面（淺摻雜區1 1 0 )造成損害。因此，為了 防止離子植入步驟1 1 4會傷害到基底1 0 0之表面（淺摻雜區 1 1 0 )，本發明在形成淺摻雜區1 1 0之後，利用襯套層來對 基底1 0 0表面（淺摻雜區1 1 0 )作保護，其詳細說明如下。 請參照第3 A圖，在基底1 0 0中形成淺摻雜區1 1 0之後， 先在基底1 0 0之表面以及罩幕層1 0 6之開口 1 0 7的側壁以及 罩幕層106的上表面上形成一在開口端具有懸突襯套層 130，其中形成在基底100表面之襯套層130之厚度較形成 在罩幕層1 0 6侧表面之襯套層1 3 0厚度厚。在本實施例中， 形成襯套層1 3 0之方法例如是利用一電漿增益型化學氣相 沈積法，且此電漿增益型化學氣相沈積法之一偏極電源供 應器（B i a s P 〇 w e r )所供應之電源趨近於0瓦。 接著，請參照第3 B圖，再進行另一電漿增益型化學氣 相沈積法，以修飾先前所形成之襯套層1 3 0，並在修飾後 之襯套層1 3 0上再形成襯套層1 3 2，使得最終形成在罩幕層 1 0 6側表面之襯套層1 3 4具有均勻之厚度。在此，用來形成 襯套層1 3 2之電漿增益型化學氣相沈積法的相關參數與先 前第2C圖中形成襯套層112之參數相似，因此不再贅述。 隨後，請參照第3 C圖，利用罩幕層1 0 6以及襯套層1 3 4 為遮罩進行離子植入步驟1 1 4，以在基底1 0 0中形成一深摻

9874-1twf prd 第14頁 200401436 五、發明說明（ίο) 雜區1 1 6，其中所形成之深摻雜區1 1 6係位於部分淺摻雜區 1 1 0之底下，且深摻雜區11 6與淺摻雜區1 1 0係共同做為記 憶體元件之一埋入式位元線1 1 8。 在此，由於襯套層134除了形成之罩幕層106之表面 外，更覆蓋住基底100之表面，即使墊氧化層102在先前步 驟被耗損，但因為基底1 0 0表面有受到襯套層1 3 4的保護， 因此在進行離子植入步驟1 1 4以形成深摻雜區1 1 6時，可以 使基底1 0 0之表面免於遭到損害。 之後，請參照第2 E圖，將襯套層1 1 2與罩幕層1 0 6移除 (接續第2D圖），或是將襯套層134以及罩幕層106移除（接 續第3 C圖）。在此步驟中，倘若先前所形成之罩幕層1 0 6是 使用光阻材質，而由於所形成之襯套層1 1 2或1 3 4係為高分 子材料之故，因此光阻材質之罩幕層1 0 6 (包括抗反射層 1 0 4 )與襯套層1 1 2或1 3 4便可以同時移除。接著，將墊氧化 層102移除，而暴露出基底100之表面。 接著，請參照第2 F圖，在淺摻雜區1 1 0之上方形成一 絕緣結構1 2 0，並且在基底1 0 0之表面上形成一閘氧化層 1 2 2。其中，形成絕緣結構1 2 0與閘氧化層1 2 2之方法例如 是先在基底100上形成圖案化之一硬罩幕層（未繪示），暴 露出淺摻雜區1 1 0，之後進行一熱氧化製程，以在淺摻雜 區1 1 0上形成一場氧化絕緣層。接著，將硬罩幕層移除， 再進行另一熱氧化製程，以在暴露的基底1 0 0之表面形成 閘氧化層1 2 2。 最後，於基底1 0 0之上方形成一字元線1 2 4，覆蓋住絕

9874-1twf.ptd 第15頁 200401436 五、發明說明（11) 緣結構1 2 0與閘氧化層1 2 2，而完成一罩幕式唯讀記憶體元 件之製作。 利用本發明之方法所形成之罩幕式唯讀記憶體元件包 括一基底1 0 0、一淺摻雜區1 1 0、一深摻雜區1 1 6、一絕緣 結構1 2 0、一閘氧化層1 2 2以及一字元線1 2 4。其中，淺摻 雜區1 1 0係配置在基底1 0 0中，而深摻雜區1 1 6係配置在部 分淺摻雜區1 1 0底下之基底1 0 0中，且淺摻雜區1 1 0與深摻 雜區1 1 6係共同作為記憶體元件之一埋入式位元線1 1 8。在 本發明中，深摻雜區1 1 6與淺摻雜區1 1 0之離子濃度相同。 另外，絕緣結構1 2 0係配置在淺摻雜區1 1 0之上方。閘氧化 層係配置在基底1 0 0之表面上。而字元線1 2 4係橫跨於埋入 式位元線1 1 8之上方，覆蓋住絕緣層1 2 0以及閘氧化層 122° 本發明之埋入式位元線之設計亦可以應用在氮化紗記 憶體元件上，其詳細之說明如下。 請參照第2 E圖，利用先前所述之步驟，先在基底1 0 0 中形成記憶體元件之埋入式位元線1 1 8 (由淺摻雜區1 1 0與 深摻雜區1 1 6所構成）之後。接續，請參照第4圖，在基底 1 0 0上形成一電荷捕捉層2 0 8。其中，電荷捕捉層2 0 8係由 一第一氧化矽層202、一氮化矽層204以及一第二氧化矽層 2 0 6所堆疊而成。且所形成之電荷捕捉層2 0 8係覆蓋在埋入 式位元線1 1 8兩側之基底1 0 0表面上。 繼之，在淺摻雜區1 1 0上形成一絕緣結構2 2 0。之後， 再於基底100之上方形成一字元線224，而完成一氮化矽記

9874-1rwf.prd 第16頁 200401436 五、發明說明（12) 憶體元件之製作。 因此本發明之氮化矽記憶體元件之結構包括一基底 1 0 0、一淺摻雜區1 1 0、一深摻雜區1 1 6、一絕緣結構2 2 0、 一電荷捕捉層2 0 8以及一字元線2 2 4。其中，淺摻雜區1 1 0 係配置在基底1 0 0中，而深摻雜區1 1 6係配置在部分淺摻雜 區1 1 0底下之基底1 0 0 t ，且淺摻雜區1 1 0與深摻雜區1 1 6係 共同作為記憶體元件之一埋入式位元線1 1 8。在本發明 中，深掺雜區1 1 6與淺摻雜區11 0之離子濃度相同。另外， 絕緣結構2 2 0係配置在淺摻雜區1 1 0之上方。電荷捕捉層 2 0 8係配置在絕緣結構2 2 0兩側之基底2 0 0表面上。在本發 明中，電荷捕捉層2 0 8係由一第一氧化矽層2 0 2、一氮化矽 層2 0 4以及一第二氧化矽層2 0 6所堆疊而成。字元線2 2 4則 是橫跨於埋入式位元線1 1 8在基底1 1 0之上方，覆蓋住絕緣 結構2 2 0與電荷捕捉層2 0 8。 由於本發明之埋入式位元線係由淺摻雜區與深摻雜區 所構成，因此可降低記憶體元件之埋入式位元線的電阻 值。 另外，本發明之埋入式位元線的淺摻雜區接面可以作 淺，以避免短通道效應與接面漏電之問題，進而提升元件 之可靠度。又同時為了彌補淺摻雜區所造成之電阻值，因 此本發明在淺摻雜區之底下形成寬度較小的深摻雜區，藉 以降低整個埋入式位元線之電阻值。 再者，本發明之記憶體元件之結構及其製造方法，由 於其埋入位元線之電阻值可有效的降低，因此可降低埋入

9874-ltwf.ptd 第17頁 200401436 五、發明說明（13) 位元線之電壓降，如此可減少元件中位元線接觸窗的數 目，進而提高元件之積集度。 在上述實施例中係以罩幕式唯讀記憶體與氮化矽記憶 體為例以詳細說明之，但本發明之埋入式位元線並非限定 只能用在罩幕式唯讀記憶體與氮化矽記憶體。本發明之埋 入式位元線更包括應用在其他任何適用之記憶體元件中， 例如快閃記憶體等等。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與润飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

9874-1twf.ptd 第18頁 200401436 圖式簡單說明 第1圖為習知一種記憶體元件之結構剖面示意圖； 第2 A圖至第2 F圖是依照本發明一較佳實施例之記憶體 元件之製造流程剖面示意圖； 第3 A圖至第3 C圖是依照本發明一較佳實施例之另一種 形成襯套層之流程剖面示意圖；以及 第4圖為依照本發明另一較佳實施例之氮化矽記憶體 元件之結構剖面示意圖。 圖式之標示說明 1 0、100 :基底 1 2、1 1 8 :埋入式位元線 1 4、1 2 0、2 2 0 :絕緣結構 1 6 、1 2 2 :閘氧化層 18 、 124 、 224 :字元線 1 0 2 :墊氧化層 1 0 4 :抗反射層 1 0 6 :罩幕層 1 0 8、1 1 4 :離子植入步驟 1 1 0 :淺摻雜區 1 1 2、130、132、134 :襯套層 1 1 6 :深摻雜區 2 0 2 ' 2 0 6 :氧化層 2 0 4 :氮化矽層 2 0 8 :電子捕捉層

9874-It wf pfti 第19頁

Claims (1)

1. 200401436 六、申請專利範圍 1 · 一種埋入式位元線的製造方法，包括： 在一基底上形成圖案化之一罩幕層，該罩幕層具有一 開口 ； 在未被該罩幕層覆蓋之該基底中形成一淺摻雜區； 以電漿增益型化學氣相沉積法在該罩幕層之至少該開 口之侧表面上形成一具特定厚度之襯套層，在沉積的過程 中係先沉積在該開口端具有懸突的一第一層襯套層，再修 飾該第一襯套層並形成一第二襯套層，以形成具有特定厚 度之該襯套層；以及 在未被該襯套層與該罩幕層覆蓋之該基底中形成一深 摻雜區，其中該淺摻雜區與該深摻雜區係共同作為一埋入 式位元線。 2 .如申請專利範圍第1項所述之埋入式位元線的製造 方法，其中形成該襯套層之步驟包括： 在該基底之表面上以及該罩幕層之上表面以及該開口 之側表面上形成該第一襯套層，其令形成在該基底表面之 該第一襯套層厚度較形成在該罩幕層側表面之該第一襯套 層之厚度厚；以及 修飾該第一襯套層，並形成該第二襯套層，其令位於 該罩幕層側表面之該第二概套層具有均勻之厚度，且該第 二襯套層更覆蓋該基底之表面。 3 .如申請專利範圍第2項所述之埋入式位元線的製造 方法，其中形成該第一襯套層之該電漿增益型化學氣相沈 積法之一偏極電源供應器所供應之電源為0瓦。

   9874-1twf. ptd 第20頁 200401436 六、申請專利範圍 4 .如申 方法，其中 積法之參數 壓力： 功率： 自我偏 沉積速 5 .如申 方法，其中 積法之參數 壓力： 功率： 自我偏 沉積速 6 .如申 方法，其中 材質。 7 ·如申 方法，其中 8 .如申 方法，倘若 直接重工該 9 .如申 方法，其中 請專利範圍第3項所述之埋入式位元線的製造 形成該第二襯套層之該電漿增益型化學氣相沈 為. 1-100mTorr ； 500-2000 瓦； 壓值為-400V至0V ;以及 率：600-600埃/分鐘。 ❿ 請專利範圍第1項所述之埋入式位元線的製造 形成該第二襯套層之該電漿增益型化學氣相沈 為： 1-lOOmTorr ； 500-2000 瓦； 壓值為-400V至0V ;以及 率：6 0 0 - 6 0 0埃/分鐘。 請專利範圍第1項所述之埋入式位元線的製造 該罩幕層之材質包括光阻材質、多晶矽或介電 請專利範圍第1項所述之埋入式位元線的製造 該襯套層之材質包括高分子材料。 請專利範圍第7項所述之埋入式位元線的製造 於形成該襯套層之後之一關鍵尺寸有偏差，可 襯套層。 請專利範圍第1項所述之埋入式位元線的製造 形成該深摻雜區之一離子植入能量係為5 0 K e V 1111 11 11 1 11111 11 11 1 9874-Stwf ptd 第21頁 200401436 t、申請專利範圍 至 1 20 KeV。 1 0 ·如申請專利範圍第1項所述之埋入式位元線的製造 方法，其中形成該淺摻雜區之一離子植入能量係為4 0 K e V 至8 0 KeV。 1 1 .如申請專利範圍第1項所述之埋入式位元線的製造 方法，其中該深摻雜區以及該淺摻雜區之離子濃度相同。 1 2 . —種罩幕式唯讀記憶體元件的製造方法，包括： 在一基底上形成圖案化之一罩幕層，該罩幕層具有一 開口 ； 在未被該罩幕層覆蓋之該基底中形成一淺摻雜區； 以電漿增益型化學氣相沉積法在該罩幕層之至少該開 口之侧表面上形成一具特定厚度之襯套層，在沉積的過程 中係先沉積在該開口端具有懸突的一第一層襯套層，再修 飾該第一襯套層並形成一第二襯套層，以形成具有特定厚 度之該襯套層； 在未被該襯套層與該罩幕層覆蓋之該基底中形成一深 摻雜區，其中該淺摻雜區與該深摻雜區係共同作為一埋入 式位元線； 在該淺摻雜區上形成一隔離結構； 在該基底的表面上形成一介電層；以及 在該基底上形成一字元線。 1 3 .如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中形成該襯套層之步驟包括： 在該基底之表面上以及該罩幕層之上表面以及該開口

   9874-1twf.pt d 第22頁 200401436 六、申請專利範圍 之側表面上形成該第一襯套層，其中形成在該基底表面之 該第一襯套層厚度較形成在該罩幕層侧表面之該第一襯套 層之厚度厚；以及 修飾該第一槪套層，並形成該第二概套層，其中位於 該罩幕層侧表面之該第二概套層具有均勻之厚度，且該第 二襯套層更覆蓋該基底之表面。 1 4.如申請專利範圍第1 3項所述之罩幕式唯讀記憶體 元件的製造方法，其中形成該第一襯套層之該電漿增益型 化學氣相沈積法之一偏極電源供應器所供應之電源為0 瓦。 1 5 .如申請專利範圍第1 4項所述之罩幕式唯讀記憶體 元件的製造方法，其中形成該第二襯套層之該電漿增益型 化學氣相沈積法之參數為： 壓力：1-100mTorr ; 功率· 500-2000 瓦； 自我偏壓值為-400V至0V ;以及 沉積速率·· 600-600埃/分鐘。 1 6.如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中形成該第二襯套層之該電漿增益型 化學氣相沈積法之參數為： 壓力：1-100mTorr ; 功率：500-2000 瓦； 自我偏壓值為-400V至0V ;以及 沉積速率：600-600埃/分鐘。

   9874-1twf.ptd 第23頁 200401436 六、申請專利範圍 1 7 ·如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中該罩幕層之材質包括光阻材質、多 晶矽或介電材質。 1 8 ·如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中該襯套層之材質包括高分子材料。 1 9 .如申請專利範圍第1 8項所述之罩幕式唯讀記憶體 元件的製造方法，倘若於形成該襯套層之後之一關鍵尺寸 有偏差，可直接重工該襯套層。 2 0 .如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件，其中形成該深摻雜區之一離子植入能量係為5 0 K e V 至120 KeV 。 2 1 .如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中形成該淺摻雜區之一離子植入能量 係為 40 KeV 至 80 KeV。 2 2 .如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中該深摻雜區以及該淺摻雜區之離子 濃度相同。 2 3 .如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中該介電層為一電荷捕捉層，且形成 該介電層的方法包括： 在該基底上形成一第一氧化石夕層； 在該第一氧化矽層上形成一氮化矽層；以及 在該氮化矽層上形成一第二氧化矽層。

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