TWI220315B - Method of fabricating a buried bit line and memory device including the same - Google Patents

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1220315 _案號92114123_年月日 修正_ 五、發明說明（1) 發明所屬之技術領域 本發明是有關於一種記憶體元件之結構及其製造方 法，且特別是有關於一種記憶體元件之埋入式位元線之結 構及其製造方法。 先前技術 記憶體，顧名思義便是用以儲存資料或數據的半導體 元件。在數位資料的儲存上，我們通常習慣以位元（B i t ) 來表示記憶體的容量。記憶體内每個用以儲存資料的單元 則稱為記憶胞（C e 1 1 )。而記憶胞在數以萬計的記憶位元 中，所在的特定位置則稱為位址（A d d r e s s )。換言之，記 憶胞在記憶體内，得以陣列的方式排列，每一個行與列的 組合代表一個特定的記憶胞位址。其中，列於同行或是同 列的數個記憶胞係以共同的導線加以串接。 第1圖所示，其繪示為習知一種記憶體元件之結構剖 面示意圖。 請參照第1圖，習知記憶體元件包括一基底1 0、一埋 入式位元線1 2、一閘氧化層1 0、一絕緣結構1 4以及一字元 線1 8。其中，埋入式位元線1 2係配置在基底1 0中，而字元 線1 8係橫跨在埋入式位元線1 2之上方。另外，閘氧化層1 6 係配置在基底1 0之表面上，用以使字元線1 8與基底1 0電性 隔離。而絕緣結構1 4係配置在埋入式位元線1 2之上方，以 使字元線1 8與埋入式位元線1 4之間電性隔離。 當記憶體元件隨著積體電路積集度之提高而逐漸縮小 之後，記憶體元件中之埋入式位元線的寬度必須隨之縮

9874twf1.ptc 第7頁 1220315 ---麵92114123_年月日 修正__— 五、發明說明（2) 小。然而，位元線的寬度變窄會造成其阻值之上升，使得 記憶胞的電流變小而導致過高的位元線負載（B i t L i n e Loading)。倘若利用增加位元線的接面深度（J u n c t i ο η D e p t h )，以解決埋入式位元線阻值提高之問題，不但會衍 生短通道效應（Short Channel Effect)，還會產生接面漏 電（Junction Leakage)等問題。倘若是利用高濃度之摻雜 來製作淺接面的位元線，以避免因接面過深而引起的短通 道效應以及擊穿漏電等問題，則又會因固態溶解度之限 制，而無法克服位元線負載過高的問題。再者，二 ^ 憶體元件中，約每32條位元線或每64條位元線就必5一 位元線接觸窗，用以操控記憶體元件。然而，位元. 窗的形成會限制了，件之積集度。因此，如何降低位元 接觸窗的數目以提尚元件積集度也使非常重要的: 、、' 發明内容 因此，本發=j : $就是在提供一種記憶體元件之埋 入式位元線之結構及製造方法，以降低埋入式位元 電阻值。 # 本發明的另一目的疋提供一種記憶體元件之埋入 元線之結構及其製造方法，以避免產生短通道效應及^ 漏電流等問題。 因此，本發明$再一目的就是在提供一種記憶體元件 之結構及其製造方法，以降低位元線接觸窗的數目， 提高元件之積集度。 9 本發明提出一種形成於一半導體元件之基底中的埋入

9874twfl.ptc 第8頁 1220315 _案號 92114123_年月日__ 五、發明說明（3) 式位元線之結構，其包括一淺摻雜區以及一深摻雜區。其 中，淺摻雜區係配置在基底中，深摻雜區係配置在部分淺 摻雜區底下之基底中，而淺摻雜區與深摻雜區係共同作為 一埋入式位元線。在本發明中，深摻雜區與淺摻雜區之離 子濃度相同，在此，淺摻雜區與深摻雜區之離子濃度例如 是介於1021/cm3至1022/cm3之間。 本發明提出一種埋入式位元線的製造方法，此方法係 首先在一基底上形成圖案化之一罩幕層。其中，此罩幕層 可以是一光阻層、一多晶石夕層或一介電材質層（例如氣化 矽或氧化矽等介電材質）。接著，以罩幕層為遮罩進行一 第一離子植入步驟，以在未被罩幕層覆蓋之基底中形成一 淺摻雜區。之後，在罩幕層之至少側表面形成一具特定厚 度之襯套層。其中，於罩幕層之至少側表面形成此襯套層 之方法例如是一電漿增益型化學氣相沈積法（PECVD)，而 襯套層之材質例如是高分子材料。為了避免後續離子植入 步驟會對基底之表面造成傷害，本發明可以使所形成之襯 套層更覆蓋在基底之表面上，藉以保護基底表面免於遭到 損害。而欲使所形成之襯套層除了形成在罩幕層表面以 外，更覆蓋在基底表面之方法係首先進行一第一電漿增益 型化學氣相沈積法，且設定其偏極電源供應器供應之電源 趨近0瓦，以形成一第一襯套層，其中形成在基底表面之 第一襯套層厚度較形成在罩幕層侧表面之第一襯套層之厚 度厚。之後，再進行另一電漿增益型化學氣相沈積法，以 修飾第一襯套層，而形成第二襯套層，其中形成在罩幕層

9874twf1.ptc 第9頁 1220315 案號92114123 年 月_^修正 五、發明說明（4) 側表面之第 蓋住基底之 若為一高分 寸產生偏差 以襯套層與 未被襯套層 所形成之淺 線。 本發明 —F甲1極 λ — 中，閘極係 閘極之間。 雜區係配置 區與深摻雜 線。在本發 在此，淺換 1021/cm3 至 本發明 先在一基底 以是一光阻 或氧化矽等 一離子植入 摻雜區。之 之襯套層。 二襯套層具有均勻之厚度，且第二襯套層更覆 表面。值得一提的是，本發明所形成之襯套層 子材料層，當發現於形成襯套層後之一關鍵尺 時，便可以直接重工（Rework)襯套層。繼之， 罩幕層為遮罩進行一第二離子植入步驟，以在 與罩幕層覆蓋之基底中形成一深摻雜區，其中 摻雜區與深摻雜區係共同作為一埋入式位元 底其 基。 一區 括雜 包摻 其深 - 構及 結以 之區 件雜 元摻 體淺 憶一 記、 種層 一化 出氧 提閘 與摻 底深 基而 在， 置中 配底 係基 層之 化側 氧兩 閘極 。閘 上在 底置 基配 分係 部區 在雜 置摻 配淺 雜 摻元 淺位 中式 其入 ?| ，埋中一 底之 基件 該元 之體 下憶 底記 區該 雜為 摻作 淺同 分共 部係 在區 雜濃 換子 淺離 與之 區區 雜雜 # # 深深 ，與 中區 明雜 同 相 度 嚷 子 β 0 之 區 於 介 是 如 例 度 首 係 法 方 此 法 方 造 製 的 件 元 。體 間憶 之記 0〇 二g一 m種 /C一 22* ο提 11 中層 其質 。材 層電 幕介 罩一 一或 之層 化矽 案晶 圖多 成一 形、 上層 可 層 幕 罩 此 矽 化 氣 如 例 電驟 介步 材，在 質以 著 接 行 進 罩 遮 為 層 幕 罩 以 成 形 中 底 基 之 蓋 覆 層 幕 罩 被 未 在 第 淺 度之 厚層 定套 特襯 具此 1成 成形 形面 面表 表側 側少 少至 至之 之層 層幕 幕罩 罩於

9874twf1.ptc 第10頁 1220315 _案號92114123_年月曰 修正_ 五、發明說明（5) 方法例如是一電漿增益型化學氣相沈積法（PECVD)，而襯 套層之材質例如是高分子材料之襯套層。為了避免後續離 子植入步驟會對基底之表面造成傷害，可以使所形成之襯 套層更覆蓋在基底之表面上，藉以保護基底表面免於遭到 損害。而欲使所形成之襯套層除了形成在罩幕層表面以 外，更覆蓋在基底表面之方法係首先於進行一第一電漿增 益型化學氣相沈積法，且設定其偏極電源供應器供應之電 源趨近0瓦，以形成一第一襯套層，其中形成在基底表面 之第一襯套層厚度較形成在罩幕層側表面之第一襯套層之 厚度厚。之後，再進行另一電漿增益型化學氣相沈積法， 以修飾第一概套層，而形成第二襯套層，其中形成在罩幕 層側表面之第二襯套層具有均勻之厚度，且第二襯套層更 覆蓋住基底之表面。值得一提的是，本發明所形成之襯套 層若為一高分子材料層，當發現於形成襯套層後之一關鍵 尺寸產生偏差時，便可以直接重工襯套層。繼之，以襯套 層與罩幕層為遮罩進行一第二離子植入步驟，以在未被襯 套層與罩幕層覆蓋之基底中形成一深摻雜區，其中所形成 之淺摻雜區與深摻雜區係共同作為記憶體元件之一埋入式 位元線。接著，移除襯套層以及罩幕層，再於基底之表面 上形成一閘氧化層，並且在閘氧化層上形成一閘極。 由於本發明之埋入式位元線係由淺摻雜區與深摻雜區 所構成，因此可降低記憶體元件之埋入式位元線的電阻 值。 本發明之埋入式位元線的淺摻雜區接面可以作淺，以

9874twfl.ptc 第11頁 1220315 _案號92114123_年月日 條正_ 五、發明說明（6) 避免短通道效應與接面漏電之問題，進而提升元件之可靠 度。又同時為了彌補淺摻雜區所造成之電阻值，因此本發 明在淺摻雜區之底下形成寬度較小的深摻雜區，藉以降低 整個埋入式位元線之電阻值。 本發明之記憶體元件之結構及其製造方法，由於其埋 入位元線之電阻值可有效的降低，因此可降低埋入位元線 之電壓降，如此可減少元件中位元線接觸窗的數目，進而 提高元件之積集度。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 實施方式 在本實施例中係以罩幕式唯讀記憶體以及氮化矽記憶 體之結構及其製造方法為例以詳細說明之，但並非用以限 定本發明。 第2 A圖至第2 F圖所示，其繪示為依照本發明一較佳實 施例之罩幕式唯讀記憶體元件之製造流程剖面示意圖。 請參照第2A圖，首先在一基底100之表面上形成一墊 氧化層102，用以保護基底100之表面。接著，在墊氧化層 102上形成一圖案化之罩幕層106。其中，罩幕層106具有 開口 1 0 7，例如是溝渠。罩幕層1 0 6之材質可以是一光阻 層、一多晶矽層或者是一介電材質層（例如氮化矽或氧化 矽等介電材質）。在本實施例中，倘若罩幕層1 〇 6係使用光 阻材質，則在光阻材質之罩幕層106底下更包括形成有一

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抗反射層1 〇 4。 之後，請參照第2 B圖，以罩幕層1 〇 6為遮罩進行—離 子植入步驟108，以在未被罩幕層1〇6覆蓋之基底1〇〇中步 成一淺摻雜區1 1 0。在本實施例中，離子植入步驟1 〇 8之 離子植入能量例如是40 KeV至80 KeV左右。而淺摻雜區— 1 10中之離子濃度例如是l〇21/cm3至1 0 2 2 /cm3。 °° 然後，請參照第2 C圖，在罩幕層1 〇 6之開口 1 〇 7的側表 面上形成一具特定厚度之襯套層112。其中，形成襯套層x 1 1 2之方法例如是一電漿增益型化學氣相沈積法，而所形 成之襯套層112之材質例如是高分子材料。值得一提的 是，本發明於罩幕層106之表面所形成之襯套層112若為— 高分子材料層，當發現於形成襯套層1 1 2後之一關鍵尺寸 產生偏差時，便可以直接重工襯套層112。 在本實施例中，形成襯套層1 1 2之電漿增益型化學氣 相沈積法之一反應氣體主成分例如是二氟曱烷（CH2F2)， 或者是二氟甲烷（CH2F2)與八氟丁烯（C4F8)之混合氣體， 或者是二氟曱烷（CH2F2)與三氟甲烷（CHF3)之混合氣體。 另外，進行此電漿增益型化學氣相沈積法之一壓力例如是 介於1〜100 mTorr之間。且其功率例如是介於500〜2000W 之間。再者，進行此電漿增益型化學氣相沈積法之一自我 偏壓值例如為介於〇〜-4 0 0 V之間，且沈積速率例如是介於 600〜6000埃/分鐘之間。此外，此電漿增益型化學氣相沈 積法之反應氣體中尚可選擇性的加入氬氣（A r )、一氧化碳 (C0)、氧氣（〇2)以及氮氣（N2)等等。

9874twf1.ptc 第13頁 1220315 麵 五、發明說明（8) 繼之，請參照第2 D圖，以襯套層丨丨2與罩幕層丨〇 6為遮 罩，進行一離子植入步驟114，以在未被襯套層112與罩幕 層106覆蓋之基底100中形成一深摻雜區116。其中，所形 成之深摻雜區1 1 6係位於部分淺摻雜區丨丨〇之底下，且深換 雜區1 1 6與淺摻雜區1 1 〇係共同做為記憶體元件之一埋入^ 位元線118。其中，深摻雜區116與淺摻雜區11〇之離子濃 度相同。在本實施例中，離子植入步驟丨丨4之一離子植入 =是50 !(〜至120 KeV左右。而深摻雜區116中之離 千浪度例如是l〇21/cm3至1 0 2 2 /cm3。 在形成淺摻雜區1 1 0以及深摻雜區丨丨6之後，本發明更 行一回火製程，以對淺摻雜區11〇以及深摻雜區ιΐ6 所組成之埋入式位元線118進行回火步驟。在本實施例 中，此回火製程例如是一快速熱製程或是一雷射埶製程。 株雜Ϊ二,發明之記憶體元件之埋人式位元線118'係由淺 4雜區1 1 0與形成在部分淺摻雜區丨丨〇底下之深摻雜區丨i 6 所構成。因此，本發明之方法可降低記憶體元件之埋入式 位元線1 1 8的電阻值，以因應元件縮小後會有阻值升高之 : ft，本發明之埋入式位元線118之淺摻雜區110接 ，y以作k，以避免短通道效應與接面漏電等問題，藉以 h尚元件之可罪度。又同時為了彌補淺摻雜區110所造成 之電阻值，因此本發明在淺摻雜區丨丨0之底下形 小的深摻雜區1 1 6，以降低整個埋入式位元線丨丨8之電X阻 值。 特別值得一提的是，在上述記憶體元件之製造過程

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^S_92U4123 五、發明說明（9) 中，於進行離子植入牛既^lnn , 2B圖所示）’塾氧化層丨〇 2可以合$成耗笔摻雜區1 1 0時（如第 面（淺摻雜區110)裸露出來，曰皮耗知而使基底100之表 驟H4以形成深摻雜區H因此後續於進行離子植入步 易對基底】〇〇之表面(：：=中圖所示）’便容 防止離子植入步驟丨丨4合傷宝 成彳貝害。因此，為了 110)，本發明在形成淺3摻雜之表面（=雜區 基底100表面（淺摻雜區i i0)作保H用襯套層來對 請參照第3 A圖，在美庙]n n由r /、，#、、、田說明如下。 先在基底100之表面以及土罩-幕芦 > 成淺摻雜區1 1 〇之後， 罩幕層106的上表面上形成_^ 之&開口 1 0 7的側壁以及 130，直*开^太5：^二气在開口端具有懸突襯套層 在罩暮、戶1 ϊ ί ί 1面之襯套層13()之厚度較形成 在罩幕層106侧表面之襯套層13〇厚度厚。在本 例中， :j :套：130之方法例如是利用一電漿增益型化學氣相 ί H d 增益型化學氣相沈積法之—偏極電源供 應ls(Bias Power)所供應之電源趨近於〇瓦。 接著，請參照第3 B圖，再進行另一電漿增益型化學氣 相沈積法，以修飾先前所形成之襯套層丨3 〇，並在修飾後 之襯套層130上再形成襯套層132，使得最終形成在罩幕層 106側表面之襯套層134具有均勻之厚度。在此，用來形成 襯套層1 3 2之電漿增益型化學氣相沈積法的相關參數與先 前第2C圖中形成襯套層112之參數相似，因此不再贅述。 隨後，請參照第3 C圖，利用罩幕層丨〇 6以及襯套層1 3 4 為遮罩進行離子植入步驟114，以在基底1〇〇中形成一深摻

9874twfl.ptc 第15頁 1220315 案號92114]的 五、發明說明（10) 雜區116，其中所形成之深摻雜區116係位於部分淺摻雜區 1 1 0之-底下，且深摻雜區1 1 6與淺摻雜區丨丨〇係共同做為記 憶體元件之一埋入式位元線1 1 8。 在此丄由於襯套層134除了形成之罩幕層1〇6之表面 外’更覆盍住基底100之表面，即使墊氧化層1〇2在先前步 驟被耗損，但因為基底1 〇 〇表面有受到襯套層1 3 4的保護， 因此在進行離子植入步驟1 1 4以形成深摻雜區1 1 6時，可以 使基底100之表面免於遭到損害。 之後，請參照第2 E圖，將襯套層1 1 2與罩幕層1 〇 6移除 (接續第2D圖）’或是將襯套層134以及罩幕層1〇6移除（接 續第3C圖）。在此步驟中，倘若先前所形成之罩幕層1〇6是 使用光阻材質，而由於所形成之襯套層112或134係為高分 子材料之故，因此光阻材質之罩幕層丨〇 6 (包括抗反射層 104)與襯套層112或134便可以同時移除。接著，將墊氧化 層102移除，而暴露出基底1〇〇之表面。 接著，請參照第2F圖，在淺摻雜區1 1 〇之上方形成一 絕緣結構1 2 0 ’並且在基底1 〇 〇之表面上形成一閘氧化層 1 2 2。其中，形成絕緣結構1 2 0與閘氧化層1 2 2之方法例如 是先在基底100上形成圖案化之一硬罩幕層（未繪示），暴 露出淺摻雜區1 1 0，之後進行一熱氧化製程，以在淺摻雜 區1 1 0上形成一場氧化絕緣層。接著，將硬罩幕層移除， 再進行另一熱氧化製程，以在暴露的基底100之表面形成 閘氧化層1 2 2。 最後，於基底1 0 0之上方形成一字元線1 2 4，覆蓋住絕

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而70成一罩幕式唯讀記憶體元 緣結構1 2 0與閘氧化層丨2 2 件之製作。 =用本發明之方法所形成之罩幕式唯讀纪鯈辦分杜勺 括一基底10 〇、—淺摻雜區11 〇、一深摻雜區^ fi"、一匕 結構1 2 0、一閘氧化声1 2 2以及 ^ w ' 、’€緣 雜區1 1 η在脱要， 子70線124。其中，淺摻 雜區n 6V共“ ：=ί1二中之一且埋淺入換式雜位區二^深推 ΐΠϊ:1；，6與淺摻雜區110之離子濃度相同。 ί:配ΐΐΓί係配置在淺摻雜區110之上方。開氧化 ;!= 之表面上。而字元線124係橫跨於埋入 1彳兀線1 1 8之上方，覆蓋住絕緣層丨20以及閘氧化 ILL· ° A触本發明之埋入式位元線之設計亦可以應用在氮化矽記 憶體元件上，其詳細之說明如下。 /明參照第2 E圖，利用先前所述之步驟，先在基底1 〇 〇 $形成記憶體元件之埋入式位元線丨丨8 (由淺摻雜區丨丨〇與 深換雜區1 1 6所構成）之後。接續，請參照第4圖，在基底 1 0 0上形成一電荷捕捉層2 〇 8。其中，電荷捕捉層2 0 8係由 第一氧化石夕層2 0 2、一氮化石夕層2 0 4以及一第二氧化石夕層 2 〇 6所堆疊而成。且所形成之電荷捕捉層2 〇 8係覆蓋在埋入 式位元線11 8兩側之基底1 〇 0表面上。 繼之，在淺摻雜區1 1 0上形成一絕緣結構2 2 0。之後， 再於基底100之上方形成一字元線224，而完成一氮化矽記

1220315 案號 92114123 五、發明說明（12) 憶體元件之製作。 因此本發明之氮化> μ > Λ丄^ ^ 1〇。、-淺摻雜區U〇 = = 之結構包括-基底 -電荷捕捉層208以及—字“:丄？。1 :、厂 '緣結構2 2 0、 係配置在基底1 ο 〇中，而所2雜二罢=摻雜區11 〇 ^no^T^^^ioo t ^ # ^ 共同作為記憶體元件之—深摻雜區116係 中’冰心雜區1 1 6與淺摻雜區i i 〇之離子濃产 二緣結構2 2 0係配置在淺摻雜區i :;捕 ’ Γ/'- - Λ 層204以及一繁- ti几’、 乳匕石夕層202、一氮化石夕 第一氧化石夕層2 0 6所堆疊而成。字元綠2 2 4則 是橫跨於埋入式位元線118在基底11〇之上 =絕 結構22G與電荷捕捉層2Q8。 住絕緣 由於本發明之埋入式位元線係由淺摻雜區與深摻雜區 所構成，因此可降低記憶體元件之埋入式位元線的電阻 值0 雜區接面可以作 ’進而提升元件 成之電阻值，因 的深摻雜區，藉 其製造方法，由 因此可降低埋入 另外，本發明之埋入式位元線的淺摻 淺，以避免短通道效應與接面漏電之問題 之可靠度。又同時為了彌補淺摻雜區所造 此本發明在淺摻雜區之底下形成寬度較小 以降低整個埋入式位元線之電阻值。 再者，本發明之記憶體元件之結構及 於其埋入位元線之電阻值可有效的降低，

1220315 _案號92114123_年月曰 修正_ 五、發明說明（13) 位元線之電壓降，如此可減少元件中位元線接觸窗的數 目，進而提高元件之積集度。 在上述實施例中係以罩幕式唯讀記憶體與氮化矽記憶 體為例以詳細說明之，但本發明之埋入式位元線並非限定 只能用在罩幕式唯讀記憶體與氮化矽記憶體。本發明之埋 入式位元線更包括應用在其他任何適用之記憶體元件中， 例如快閃記憶體等等。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

9874twf1.ptc 第19頁 1220315 _案號92114123_年月日 修正_ 圖式簡單說明 第1圖為習知一種記憶體元件之結構剖面示意圖； 第2 A圖至第2 F圖是依照本發明一較佳實施例之記憶體 元件之製造流程剖面示意圖； 第3 A圖至第3 C圖是依照本發明一較佳實施例之另一種 形成襯套層之流程剖面示意圖；以及 第4圖為依照本發明另一較佳實施例之氮化矽記憶體 元件之結構剖面示意圖。 圖式之標示說明 10 、 100 :基底 1 2、1 1 8 :埋入式位元線 1 4、1 2 0、2 2 0 :絕緣結構 1 6、1 2 2 :閘氧化層 18、124、224 :字元線 102 :塾氧化層 104 :抗反射層 106 :罩幕層 108、114 :離子植入步驟 1 1 0 :淺摻雜區 112、130、132、134 :襯套層 1 1 6 :深摻雜區 2 0 2、2 0 6 ··氧化層 2 0 4 :氮化矽層 2 0 8 :電子捕捉層

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Claims (1)

1220315 _案號92114123_年月日 修正_ 六、申請專利範圍 1 . 一種埋入式位元線的製造方法，包括： 在一基底上形成圖案化之一罩幕層，該罩幕層具有一 開口 ； 在未被該罩幕層覆蓋之該基底中形成一淺摻雜區； 以電漿增益型化學氣相沉積法在該罩幕層之至少該開 口之側表面上形成一具特定厚度之襯套層，在沉積的過程 中係先沉積在該開口端具有懸突的一第一層襯套層，再修 飾該第一襯套層並形成一第二襯套層，以形成具有特定厚 度之該襯套層；以及 在未被該襯套層與該罩幕層覆蓋之該基底中形成一深 摻雜區，其中該淺摻雜區與該深摻雜區係共同作為一埋入 式位元線。 2 .如申請專利範圍第1項所述之埋入式位元線的製造 方法，其中形成該襯套層之步驟包括： 在該基底之表面上以及該罩幕層之上表面以及該開口 之側表面上形成該第一襯套層，其中形成在該基底表面之 該第一襯套層厚度較形成在該罩幕層侧表面之該第一襯套 層之厚度厚；以及 修飾該第一襯套層，並形成該第二襯套層，其中位於 該罩幕層側表面之該第二襯套層具有均勻之厚度，且該第 二襯套層更覆蓋該基底之表面。 3.如申請專利範圍第2項所述之埋入式位元線的製造 方法，其中形成該第一襯套層之該電漿增益型化學氣相沈 積法之一偏極電源供應器所供應之電源為0瓦。

9874twfl.ptc 第21頁 1220315 _案號92114123_年月日__ 六、申請專利範圍 4.如申請專利範圍第3項所述之埋入式位元線的製造 方法，其中形成該第二襯套層之該電漿增益型化學氣相沈 積法之參數為· 壓力：l-100mTorr ; 功率：500-2000 瓦； 自我偏壓值為-400V至0V ;以及 沉積速率：6 0 0 - 6 0 0埃/分鐘。 5 .如申請專利範圍第1項所述之埋入式位元線的製造 方法，其中形成該第二襯套層之該電漿增益型化學氣相沈 積法之參數為： 壓力：1 - 1 0 OmTorr ; 功率：500-2000 瓦； 自我偏壓值為- 400V至0V ;以及 沉積速率：600-600埃/分鐘。 6 ·如申請專利範圍第1項所述之埋入式位元線的製造 方法，其中該罩幕層之材質包括光阻材質、多晶矽或介電 材質。 7. 如申請專利範圍第1項所述之埋入式位元線的製造 方法，其中該襯套層之材質包括高分子材料。 8. 如申請專利範圍第7項所述之埋入式位元線的製造 方法，倘若於形成該襯套層之後之一關鍵尺寸有偏差，可 直接重工該襯套層。 9 .如申請專利範圍第1項所述之埋入式位元線的製造 方法，其中形成該深摻雜區之一離子植入能量係為50 KeV

9874twf1.ptc 第22頁 1220315 _案號92114123_年月日__ 六、申請專利範圍 至 120 KeV 〇 1 0.如申請專利範圍第1項所述之埋入式位元線的製造 方法，其中形成該淺摻雜區之一離子植入能量係為40 KeV 至80 KeV 。 1 1.如申請專利範圍第1項所述之埋入式位元線的製造 方法，其中該深摻雜區以及該淺摻雜區之離子濃度相同。 1 2. —種罩幕式唯讀記憶體元件的製造方法，包括： 在一基底上形成圖案化之一罩幕層，該罩幕層具有一 開口 ； 在未被該罩幕層覆蓋之該基底中形成一淺摻雜區； 以電漿增益型化學氣相沉積法在該罩幕層之至少該開 口之側表面上形成一具特定厚度之襯套層，在沉積的過程 中係先沉積在該開口端具有懸突的一第一層襯套層，再修 飾該第一襯套層並形成一第二襯套層，以形成具有特定厚 度之該襯套層； 在未被該襯套層與該罩幕層覆蓋之該基底中形成一深 摻雜區，其中該淺摻雜區與該深摻雜區係共同作為一埋入 式位元線； 在該淺摻雜區上形成一隔離結構； 在該基底的表面上形成一介電層；以及 在該基底上形成一字元線。 1 3.如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中形成該襯套層之步驟包括： 在該基底之表面上以及該罩幕層之上表面以及該開口

9874twf1.ptc 第23頁 1220315 _案號92114123_年月日 修正_ 六、申請專利範圍 之側表面上形成該第一襯套層，其中形成在該基底表面之 該第一概套層厚度較形成在該罩幕層側表面之該第一概套 層之厚度厚；以及 修飾該第一概套層，並形成該第二概套層，其中位於 該罩幕層側表面之該第二襯套層具有均勾之厚度，且該第 二襯套層更覆蓋該基底之表面。 1 4.如申請專利範圍第1 3項所述之罩幕式唯讀記憶體 元件的製造方法，其中形成該第一襯套層之該電漿增益型 化學氣相沈積法之一偏極電源供應器所供應之電源為0 瓦。 1 5 .如申請專利範圍第1 4項所述之罩幕式唯讀記憶體 元件的製造方法，其中形成該第二襯套層之該電漿增益型 化學氣相沈積法之參數為： 壓力：l-100mTorr ; 功率：500-2000 瓦； 自我偏壓值為-400V至0V ;以及 沉積速率：600-600埃/分鐘。 1 6.如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中形成該第二襯套層之該電漿增益型 化學氣相沈積法之參數為： 壓力：1 - lOOmTorr ; 功率：500-2000 瓦； 自我偏壓值為- 400V至0V ;以及 沉積速率：600-600埃/分鐘。

9874twf1.ptc 第24頁 1220315 _案號92114123_年月日 修正_ 六、申請專利範圍 1 7 ·如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中該罩幕層之材質包括光阻材質、多 晶矽或介電材質。 1 8.如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中該襯套層之材質包括高分子材料。 1 9 .如申請專利範圍第1 8項所述之罩幕式唯讀記憶體 元件的製造方法，倘若於形成該襯套層之後之一關鍵尺寸 有偏差，可直接重工該襯套層。 2 0 .如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中形成該深摻雜區之一離子植入能量 係為50 KeV 至120 KeV 。 2 1 .如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中形成該淺摻雜區之一離子植入能量 係為 40 KeV 至 80 KeV。 2 2.如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中該深摻雜區以及該淺摻雜區之離子 濃度相同。 2 3.如申請專利範圍第1 2項所述之罩幕式唯讀記憶體 元件的製造方法，其中該介電層為一電荷捕捉層，且形成 該介電層的方法包括： 在該基底上形成一第一氧化石夕層； 在該第一氧化矽層上形成一氮化矽層；以及 在該氮化石夕層上形成一第二氧化石夕層。

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