TW200301960A - Reverse wire bonding techniques - Google Patents

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經濟部智慧財產局員工消費合作社印製 200301960 A7 B7 五、發明説明(1) 發明領域 本發明大體相關於半導體裝置,更具體的是運用於半 導體裝置封裝中之背向引線接合及背向接線技術。 發明背景 典型半導體裝置封裝包括一以電力連結至導電接觸引 腳之半導體晶粒,其中導電接觸引腳提供晶粒及諸如印刷 電路板間之傳導電丨目5虎通道。接線典型上用來連接晶粒至 接觸引腳,而盒狀製模材料保護及支承著這些所有各式組 件。圖1圖解一附屬平面圖,爲一般所知模製半導體裝置封 裝100的範例之橫切面圖。實質上裝置封裝100包含兩個背 對背環繞於晶粒連接墊片106之半導體晶粒1〇2及104。於此 方位,晶粒102與104之頂部表面面對相反方向。.位於晶粒 102及104頂部表面上之晶粒接合墊片108以接線112連結至導 電接觸引腳110。諸如環氧物之製模材料形成盒或罩114保 護及提供支承封裝100之組件部分。罩114暴露引腳110之外 圍尖端,如此封裝1 00可以連接到外部電力系統。要注意的 是獲得一個相當薄型裝置封裝之挑戰性,需考慮到該對半 導體晶粒比只有包含單一晶粒之封裝需要較大的空間需求 〇 圖1中之半導體裝置封裝100說明引線接合晶粒至接觸 引腳之傳統技術,其中接線112首先球型接合至晶粒102及 104之晶粒接合墊片108,而後針腳式接合至接觸引腳11〇。 在某種程度上,這是具代表性的,因爲球型接合116比起針 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -----^---批衣----^---訂-------1—--*--------I---- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 200301960 Α7 Β7 五、發明説明(2) 腳式接合11 8有較緊密之容度而在一特定位置之中形成。球 型接合配置之較緊密容度降低了在結合過程中損害晶粒102 及1 04上敏感區域之機會。然而遺憾的是,將接線11 2朝接 觸引腳110方向移動之前,傳統上用於擠壓接線112之毛細 工具向上升起且離開晶粒102和104之頂部表面。向上的移 動造成接線存在相當高的環圏1 20,而其弧形越過晶粒1 02 及104頂部表面上方。由於模製罩114大致將接線112封裝 於內,所以引線環圏120之高度直接影響模製罩114之整體 高度Τι。遺憾的是,引線環圈120的度迫使模製罩114厚於現 今理想半導體裝置之應用。由於封裝100已存在第二半導體 晶粒之額外的厚度,引線環圏120尤其不理想。 鑑於上述,減少模製半導體裝置封裝整體厚度之技術 是理想的。 發明槪述 本發明相關於包含兩個半導體晶粒之薄型模製半導體 裝置封裝,以及形成此封裝之技術。該技術主要涉及背向 引線接合連接晶粒至周遭導電接觸引腳之接線。本發明的 技術可應用於需要引線接合之各種半導體封裝。 本發明之一態樣相關於一模製半導體裝置封裝,其包 含第一及第二半導體晶粒,一接觸引腳,第一及第二接線 ,及一模製罩。各晶粒含有一晶粒接合墊片,且各晶粒之 晶粒接合墊片朝相反方向。接觸引腳定位鄰近於第一及第 一晶粒。第一接線球型接合至接觸引腳且針腳式接合至第 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X297公釐) 一"5 " I----^---裝----Ί. (請先閲讀背面之注意事項再填寫本頁) 一-心 mu In-·-· ϋϋ· ·ϋϋ ϋι_ϋ anil ^—ϋ— I J^ni —^1» 200301960 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(3) 一晶粒之晶粒接合墊片,而第二接線球型接合至接觸引腳 且針腳式接合至第二晶粒之晶粒接合墊片。模製罩將第一 及第二晶粒,第一及第二接線及一部分接觸引腳封裝於內 。於本發明之又一態樣中,於各晶粒接合墊片上形成導電 材料之球狀體,而後於導電球狀體上作針腳式接合。於另 一態樣中,接線由鋁製成且引線作針腳式接合於接觸引腳 及半導體晶粒。 本發明亦包含上述半導體裝置形成之方法。 本發明等與諸多特性及優點將會更詳細呈現於下述發 明說明中並配合附圖經由範例圖解本發明之原理。 圖示簡單說明 本發明連同其進一步之優點,在合倂參照下方敘述與 附圖下能夠被詳細了解,其中: 圖1圖解現今一般熟悉之模製半導體裝置封裝範例的橫 切面圖。 圖2圖解根據本發明實施例之模製半導體裝置封裝的橫 切面圖。 圖3與圖4圖解根據背向接線替代方法所形成之半導體 裝置封裝階段。 圖5圖解根據本發明替代實施例之半導體裝置內部組件 的橫切面圖。 符號說明 mai_— 1_1.1 ϋ···-·· -_1__11 (請先閱讀背面之注意事項再填寫本頁) 訂 11 - -I —1
- -I II· 1 I -!1 !1| ! I I I I 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 200301960 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明(4) 100 模製半導體裝置封裝 102 半導體晶粒 104 半導體晶粒 106 晶粒連接墊片 108 晶粒接合墊片 110 導電接觸引腳 112 接線 114 罩 116 球型接合 118 針腳式接合 120 環圈 Τι 整體厚度 200 半導體裝置封裝 122 頂部表面 Τ2 整體厚度 300 傳導材料 300 傳導球狀物 500 接線 較佳實施例之詳細說明 本發明現將參照其部分如附圖繪之較佳實施例詳細描 述。爲提供本發明之完整理解,將於下列敘述中提出許多 特定細節。而對於熟練技巧者將可略過本發明些許或全部 特定細節而實行。其餘範例中,爲避免本發明不必要混淆 •裝---- (請先閲讀背面之注意事項再填寫本頁) J0,, 丁項再填{c 、1Τ ♦ 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) -8: 200301960 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(5) ,未詳細說明已知的操作。 本發明相關於包含兩個半導體晶粒之薄型模製半導體 裝置封裝,以及形成此封裝之技術。此技術涉及背向引線 接合連接晶粒至週遭導電接觸引腳之接線。本發明之技術 可被應用於需要引線接合之各種半導體封裝。舉例來說, 此技術可被應用於模製塑膠封裝諸如小型薄型封裝(TSOP) ,四面扁平封裝(QFP),無引腳導線框架封裝(LLP),但並不 僅此侷限。 圖2爲根據本發明一實施例之模製半導體裝置封裝200 之橫切面圖。半導體裝置封裝200包含一模製罩114及延伸 至罩114外之導電接觸引腳11〇。於模製罩114中包含導電晶 粒102及104,晶粒連接墊片1〇、6,及接線112。接線112以相 對於圖1中傳統技術之反向方式接合至接合墊片及接觸引腳 110。具體的說,接線113球型接合至接觸引腳110及針腳式 接合至半導體晶粒102及104之晶粒接合墊片108。由於接觸 引腳110上之球型接合116定位於晶粒102與104之間且對於晶 粒102及104之頂端表面122是處於較低的方位,所以引線環 圏1 20不會過度延伸於晶粒之上。相較於傳統所得之厚度, 引線環圈120之方位允許形成較小厚度T2之模製罩114。裝置 封裝200具體實施例之厚度T2小於1毫米。舉例而言,可形 成厚度0.7毫米之裝置封裝200。 背向引線接合可以運用來連接各式組件以達到降低電 子裝置整體厚度之目的,於其電子裝置中某一個接觸點相 對地低於其他接觸點。由於球型接合程序,接線環圈不會 I-----^---裝----Ί (請先閲讀背面之注意事項再填寫本頁) —訂------ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) :rg - 200301960 A7 B7 五、發明説明(6) (請先閲讀背面之注意事項再填寫本頁) 過度延伸於較高接觸點之上,因此獲得較薄的裝置。舉例 來說,兩個處於不同高度之半導體晶粒也可運用背向引線 接合連接。 各接線112先球型接合至一接觸引腳110而後針腳式接 合至一晶粒之晶粒接合墊片108。接線110球型接合至接觸 引腳110之頂部表面或底部表面,端視特定接線112連結至 晶粒1 02或104。具體的說,若接線11 2針腳式接合至頂部 晶粒102則接線112球型接合至接觸引腳110之頂部表面,而 若針腳式接合至底部晶粒1 04則接線球型接合至接觸引腳 110之底部表面。對各晶粒接合墊片,此接合程序可同時或 單一執行。接線112可以由金形成,然而諸如銅及鋁等其他 導電材料亦可被運用。 各晶粒102及104可以包含積體電路而形成各式電子組 件。例如,各晶粒可包含記憶或邏輯單位。 圖3及圖4圖解根據一背向接線替代方法形成半導體裝 置封裝之階段。圖3及圖4描述之方法包含於各晶粒接合墊 片上形成一傳導球狀物(圖3)而後於傳導球狀物頂部上形成 針腳式接合(圖4)。 經濟部智慧財產局員工消費合作社印製 圖3描繪半導體裝置封裝200在接上接線與形成模製罩 之前的橫切面平面圖。於各晶粒接合墊片108之頂部形成傳 導材料300。傳導材料300可以球狀體,凸狀物或其他各種 外形形成。爲了描述本發明,傳導材料300將以傳導球狀物 300代稱於下。藉由運用本文描述中用來形成球型接合之相 同球型接合技術亦可形成傳導球狀物300。這是經由於晶粒 10: 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 200301960 A7 B7 五、發明説明(7) 接合墊片108上形成球型接合而後由球狀物切斷引線致使僅 有球狀物3 0 0留在晶粒接合墊片1 0 8上而完成。傳導球狀物 3 00亦可由替代方式來形成。例如,傳導球狀物300亦可放 置或螢幕列印在晶粒接合墊片108上。傳導球狀物300可以 接線相同材料或不同傳導材料形成。此類材料合成物的選 擇端視其特定封裝設計需求。傳導球狀物300提供用於形成 針腳式接合之毛細工具間之支座距離,如此將降低工具接 觸破壞半導體晶粒102與104之可能。 圖4顯示經由球型接合接線112至接觸引腳110,而後 針腳式接合接線1 1 2之相對端至傳導球狀物3 00而完成之背 向接線。針腳式接合過程傾向將球狀物300壓縮爲較扁平的 形狀。在引線接合過程之後,模製罩可被射出成型而封裝 半導體裝置組件。 圖5爲根據本發明一替代實施例之半導體裝置內部組件 橫切面平面圖。具體的說,圖5顯示接線5 00針腳式接合 至導電接觸引腳110及晶粒102和104上之晶粒接合墊片108 。圖5的結構可以經由先針腳式接合一引線至接觸引腳隨後 接合至晶粒102或104之晶粒接合墊片108而形成。傳統上, 針腳式接合過程導致在鄰近先形成針腳式接合處形成一較 高弧形引線環,因此,經由先針腳式接合至相對較低之接 觸引腳,可以減小晶粒102及104上方接線500之高度。然而 鑒於針腳式接合之引線環圈小於球型接合技術之環圏,包 含先針腳式接合至晶粒接合墊片108而後針腳式接合至接觸 引腳1 1 〇之接線的半導體裝置封裝相對地亦可擁有較小之厚 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) • ·_····1··_1 ϋ····— tmMmMt ·1111 11 1 > —am ami US- · 、v'口 經濟部智慧財產局員工消費合作社印製 200301960 A7 _____ B7 五、發明説明(8 ) 度。 接線500由鋁形成,然而,在替代實施例中引線亦可被 其他材料形成。例如接線500可由金或銅形成。 在圖5裝置之替代實施例中,可於晶粒接合墊片1〇8上 形成傳導球狀物,如此,接線5 0 0針腳式接合於傳導球狀 物之頂部。 雖然本發明就某些較佳實施例來描述’亦有屬於本發 明領域修改,替換及等同例。許多本發明執行方法及設備 之替代方案亦需注意。因此,下列申請專利範圍說明預期 包含所有屬於本發明實質精神及領域之此類修改,替換及 等同例。 (請先閱讀背面之注意事 項再填、 :寫本頁} 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) -12-

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 200301960 A8 B8 C8 D8 六、申請專利範圍 1 1· 一種模製半導體裝置封裝,包含: 一晶粒連接墊片; 第一及第二半導體晶粒,各晶粒設有一晶粒接合墊片 ,各晶粒之晶粒接合墊片面向相反方向,第一及第二晶粒 被連接於晶粒連接墊片之相對表面; 一鄰近於第一及第二晶粒之接觸引腳; 針腳式接合至第一晶粒之晶粒接合墊片之第一接線; 針腳式接合至第二晶粒之晶粒接合墊片之第二接線; 及 封裝第一及第二晶粒、第一及第二接線、和一部份接 觸引腳之模製罩,其中模製罩之厚度小於約1毫米。 2. 如申請專利範圍第1項之模製半導體裝置封裝,又 包括: 於第一接線及第一晶粒之晶粒接合墊片間形成之第一 傳導球狀物;及 於第二接線及第二晶粒之晶粒接合墊片間形成之第二 傳導球狀物。 3. 如申請專利範圍第1項之模製半導體裝置封裝,其 中第一接線亦球型接合至接觸引腳且第二接線亦球型接合 至該接觸引腳。 4如申請專利範圍第1項之模製半導體裝置封裝,其中 第一接線亦針腳式接合至接觸引腳而第二接線亦針腳式接 合至該接觸引腳。 5·如申請專利範圍第1項之模製半導體裝置封裝,其 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---------------IT------ (請先閲讀背面之注意事項再填寫本頁) -13- 200301960 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 2 中第一及第二接線選自由金、銅及鋁所組成的族群之材料 所組成。 6. 如申請專利範圍第1項之丨吴製半導體裝置封裝’其 中封裝爲一薄小型封裝或四方扁平組合封裝。 7. —種模製半導體裝置封裝,包含: 一晶粒連接墊片; 第一及第二半導體晶粒,各晶粒設有一晶粒接合墊片 ,各晶粒之晶粒接合墊片朝相反方向,第一及第二晶粒被 連接於晶粒連接墊片之相對表面; 接近第一及第二晶粒之接觸引腳; 球型接合至接觸引腳及針腳式接合至第一晶粒之晶粒 接合墊片之第一接線; 球型接合至接觸引腳及針腳式接合至第二晶粒之晶粒 接合墊片之第二接線;及 封裝第一及第二晶粒、第一及第二接線、和一部份接 觸引腳之模製罩。 8. 如申請專利範圍第7項之模製半導體裝置封裝,其 中該封裝可爲薄小型封裝或四方扁平組合封裝。 9. 如申請專利範圍第7項之丨吴製半導體裝置封裝’其 中第一及第二接線由選自金、銅、及鋁所組成的族群之材 料所形成。 1 0.如申請專利範圍第7項之ί吴製半導體裝置封裝’其 中模製罩厚度約小於1毫米。 11.如申請專利範圍第7項之模製半導體裝置封裝,其 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) ----------- (請先閱讀背面之注意事項再填寫本頁) 、1T .會 -14- 經濟部智慧財產局員工消費合作社印製 200301960 A8 B8 C8 D8 六、申請專利範圍 3 中第一晶粒包含用來形成記憶體或邏輯單位之積體電路組 件。 12. —種模製半導體裝置封裝,包含: 將各晶粒頂部表面朝相對方向之一對半導體晶粒,各 晶粒之頂部表面至少設有一晶粒接合墊片; 設於晶粒接合墊片上之傳導球狀物; 至少一鄰近該對半導體晶粒之接觸引腳; 至少一球型接合至接觸引腳及針腳式接合至導體球狀 物之接線;及 封裝該對半導體晶粒、導體球狀物、接線及一部份接 觸引腳之模製罩。 13. 如申請專利範圍第12項之模製半導體裝置封裝, 又包括: 一附著及夾於該對半導體晶粒間之晶粒附著墊片。 14. 如申請專利範圍第12項之模製半導體裝置封裝, 其中接線爲金。 15. 如申請專利範圍第12項之模製半導體裝置封裝, 其中模製罩厚度小於約1毫米。 16. —種模製半導體裝置封裝,包含: 晶粒連接墊片; 第一及第二半導體晶粒,各晶粒設有晶粒接合墊片, 各晶粒之晶粒接合墊片朝相反方向,第一及第二晶粒被連 接於晶粒連接墊片之相對表面; 鄰近第一及第二晶粒之接觸引腳; 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) .—------訂------ (請先閲讀背面之注意事項再填寫本頁) -15- 200301960 A8 B8 C8 D8 六、申請專利範圍 4 針腳式接合至接觸引腳及針腳式接合至第一晶粒之晶 粒接合墊片之第一鋁接線,其中第一鋁接線於針腳式接合 至晶粒接合墊片之前先針腳式接合至接觸引腳; 針腳式接合至接觸引腳及針腳式接合至第二晶粒之晶 粒接合墊片之第二鋁接線,其中第二鋁接線於針腳式接合 至晶粒接合墊片之前先針腳式接合至接觸引腳;及 封裝第一及第二晶粒、第一及第二接線、及一部份接 觸引腳之模製罩。 17. 如申請專利範圍第16項之模製半導體裝置封裝, 其中封裝爲薄小型封裝或四方扁平組合封裝。 18. 如申請專利範圍第16項之模製半導體裝置封裝, 其中模製罩厚度小於約1毫米。 19. 如申請專利範圍第16項之模製半導體裝置封裝, 其中第一晶粒包含用來形成記憶體或邏輯單元之積體電路 元件。 經濟部智慧財產局員工消費合作社印製 20. —種在半導體裝置上形成電連接之方法,該半導 體裝置包含第一及第二半導體晶粒,各晶粒設有一晶粒接 合墊片,各晶粒之晶粒接合墊片朝相反方向,以及鄰近第 一及第二晶粒之接觸引腳,該方法包含: (a) 於第一半導體晶粒之晶粒接合墊片上形成第一導電 凸狀物; (b) 球型接合第一接線之自由端至接觸引腳,而後針 腳式接合第一接線之相對端至第一半導體晶粒之晶粒接合 墊片上之第一導電凸狀物; -16- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 200301960 A8 B8 C8 D8 々、申請專利範圍 5 (C)於第二半導體晶粒之晶粒接合墊片上形成第二導電 凸狀物; (d)球型接合第二接線之自由端至接觸引腳,而後針 腳式接合第二接線之相對端至第二半導體晶粒之晶粒接合 墊片上之第一導電凸狀物。 21. 如申請專利範圍第20項之方法,又包含: 於模製材料中封裝第一及第二半導體晶'粒,第一及第 二接線及一部份接觸引腳。 22. 如申請專利範圍第20項之方法,其中第一及第二 接線由金形成。 23. —種在半導體裝置上形成電連接方法,該半導體 裝置包含第一及第二半導體晶粒,各晶粒設有一晶粒接合 墊片,各晶粒之晶粒接合墊片朝相反方向,以及鄰近第一 及第二晶粒之接觸引腳,該方法包含: (a) 球型接合第一接線之自由端至接觸引腳,而後針腳 式接合第一接線之相對端至第一半導體晶粒之晶粒接合墊 片;及 (b) 球型接合第二接線之自由端至接觸引腳,而後針 腳式接合第二接線之相對端至第二半導體晶粒之晶粒接合 墊片。 24. —種在半導體裝置上形成電連接之方法,該半導 體裝置包含第一及第二半導體晶粒,各晶粒設有一晶粒接 合墊片,各晶粒之晶粒接合墊片朝相反方向,以.及鄰近第 一及第二晶粒之接觸引腳,該方法包含: 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) --------------IT----- (請先閱讀背面之注意事項再填寫本頁) -17- 200301960 A8 B8 C8 D8 六、申請專利範圍 6 (a) 針腳式接合第一鋁接線之自由端至接觸引腳’而後 針腳式接合第一鋁接線之相對端至第一半導體晶粒之晶粒 接合墊片;及 (b) 針腳式接合第二鋁接線之自由端至接觸引腳’而 後針腳式接合第二鋁接線之相對端至第二半導體晶粒之晶 粒接合墊片。 25.如申請專利範圍第24項之方法,又包含: 於模製材料中封裝第一及第二半導體晶粒,第一及第 二接線及一部份接觸引腳。 ----------IT----- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Α4規格(210 X 297公釐) -18-
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100536898B1 (ko) * 2003-09-04 2005-12-16 삼성전자주식회사 반도체 소자의 와이어 본딩 방법
JP2009503822A (ja) * 2005-07-26 2009-01-29 マイクロボンズ・インコーポレイテッド 絶縁ワイヤボンドを用いてパッケージ集積回路を組み立てるためのシステムおよび方法
CH697970B1 (de) * 2006-03-30 2009-04-15 Oerlikon Assembly Equipment Ag Verfahren zur Herstellung einer Wedge Wedge Drahtbrücke.
KR100752664B1 (ko) * 2006-06-15 2007-08-29 삼성전자주식회사 와이어 루프를 갖는 반도체 디바이스, 그 형성 방법 및와이어 루프를 형성하기 위한 와이어 본딩 장치
DE102006033222B4 (de) * 2006-07-18 2014-04-30 Epcos Ag Modul mit flachem Aufbau und Verfahren zur Bestückung
KR100825784B1 (ko) * 2006-10-18 2008-04-28 삼성전자주식회사 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63219131A (ja) * 1987-03-06 1988-09-12 Nec Yamagata Ltd 半導体装置の製造方法
US4818895A (en) * 1987-11-13 1989-04-04 Kaufman Lance R Direct current sense lead
US5172213A (en) * 1991-05-23 1992-12-15 At&T Bell Laboratories Molded circuit package having heat dissipating post
US5328079A (en) * 1993-03-19 1994-07-12 National Semiconductor Corporation Method of and arrangement for bond wire connecting together certain integrated circuit components
US5366933A (en) * 1993-10-13 1994-11-22 Intel Corporation Method for constructing a dual sided, wire bonded integrated circuit chip package
US5408127A (en) * 1994-03-21 1995-04-18 National Semiconductor Corporation Method of and arrangement for preventing bonding wire shorts with certain integrated circuit components
KR980005922A (ko) * 1995-06-28 1998-03-30 윌리엄 이. 힐러 낮은 루프 와이어 본딩
US5735030A (en) * 1996-06-04 1998-04-07 Texas Instruments Incorporated Low loop wire bonding
US6313527B1 (en) * 1998-12-10 2001-11-06 United Microelectronics Corp. Dual-dies packaging structure and packaging method
WO2002082527A1 (en) * 2001-04-05 2002-10-17 Stmicroelectronics Pte Ltd Method of forming electrical connections
US6437429B1 (en) * 2001-05-11 2002-08-20 Walsin Advanced Electronics Ltd Semiconductor package with metal pads

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