TW200301423A - Multi-bank scheduling to improve performance on tree accesses in a DRAM based random access memory subsystem - Google Patents
Multi-bank scheduling to improve performance on tree accesses in a DRAM based random access memory subsystem Download PDFInfo
- Publication number
- TW200301423A TW200301423A TW091134629A TW91134629A TW200301423A TW 200301423 A TW200301423 A TW 200301423A TW 091134629 A TW091134629 A TW 091134629A TW 91134629 A TW91134629 A TW 91134629A TW 200301423 A TW200301423 A TW 200301423A
- Authority
- TW
- Taiwan
- Prior art keywords
- memory
- read
- bank
- row
- data
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
Description
經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(1 ) 發明領域 本發明通常是關於局速記憶系統以及,更特別是,以 近SRAM效能而使用DRAM的記憶系統。 發明背景 網路處理器通常控制實際傳送媒介間的封包流,如非 同步轉送模式(A T Μ )網路或同步光學網路($〇n e T )的實 體層部分,以及路由器中的交換組織或其它類型的封包交 換。網路處理器的儲存技術利用DRAM (動態隨機存取記憶 體)以用低功率消耗提供大儲存容量。然而,隨著處理器 及記憶匯流排的速度持續地增加,所以也有記憶存取速度 需求以符合整個系統效能需要。SRAM (同步隨機存取記憶 體)的速度可提供這些速度。然而,SRAM記憶容量典型是 較D R A Μ記憶體低一級。而且,S R A Μ典型有較D R A Μ高兩級 的功率消耗的需要。所以,想要利用DR AM達成SRAM效能 〇 網路處理器內或除此以外的DRAM典型係以多記憶排建 構。在指定的其中之一排內對位址或多個位址的連續讀取 或寫入存取將需要等待經需要的存取預先指示處理的完成 隨機循環時間Trc。然而,甚至對不同排內相同位址的連續 存取不經歷此Trc等待時間,Trc等待時間在此亦稱爲排衝突 處罰。靜態隨機存取記憶體(SRAM )避免排衝突處罰在一 起。也就是,記憶體中任何位址可以固定時間存取不必遭 受DRAM有關的Trc等待時間。 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) -5- 200301423 A7 B7 五、發明説明(2 ) (請先閲讀背面之注意事項再填寫本頁) 習知技藝中已知的一些的dram特別被組構以減少上述 的Trc等待時間。例如,所謂的快速循環DRAM ( FCDRAM ) 特別是指表示最小的Trc。FCDRAM更特別的範例,來自東 芝的商品,係由零件編號TC59LM814CFT-50確定。在此特別 類型的FCDRAM中,隨機循環時間Trc被限制成5T,其中T表 示記憶時脈周期。記憶存取,讀或寫,需要兩個時脈周期 ,且最大資料吞吐量係由使用所謂的”四爆發”模式達成。例 如,使用200MHz記憶時脈及以四排組構的FCDRAM,各排 包括各16位元的字元組的4M記憶體,記憶時脈周期T是5奈 秒且Trc是25奈秒,且使用四爆發模式的最大資料吞吐量是 接近每秒6.4十億位元(Gbps )。然而,如果連續記憶存取 回到相同四排的其中之一,資料吞吐量被減至接近2.5 Gbps ,當作Trc等待時間的結果。 自前述已明顯,改進DRAM基礎的記憶架構的需求存在 ’對於與網路處理器或其它處理裝置一起使用,其可提供 D R A Μ的儲存容量且低功率消耗優點,同時,在效能方面也 提供SDAM的優點。 經濟部智慧財產局員工消費合作社印製 發明槪要 在本發明的數種特性及優點間是使用DRAM記憶體達成 近SRAM效能的方法。在示範實施例中,發明使用最佳效能 的FCRAM (快速循環DRAM )。然而,本發明經由多排規劃 的方法提供如此高速記憶效能以在DRAM基礎的隨機存取記 憶次系統的樹存取上減少時間需要。 -6 - 本紙張尺度適用中國國家標準(CNS )八4規格(210X297公釐) 200301423 Α7 Β7 五、發明説明(3 ) 在示例格式中,至少兩獨立的FCRAM通道係以獨立的 位址資料控制線用以達成1 〇 g b p s吞吐量。第一通道〇記憶體 的整個資料係複製在第二通道1記憶體中。記憶控制器對隨 意的位址AO,Al,A2,A3,A4等接收一連串存取讀取要求 且對平衡負載及最小化排衝突的兩通道規劃一連串要求。 控制器維護多序列,各通道一排FCR AM記憶體。自樹引擎 的§買取位址係決定以擷取排位址,且該要求係儲存在適當 的排序列中。控制器也維護每一通道每一排一個排衝突計 數器,該計數器係在讀取要求已被發送至適當的排後載入 Trc値。所有排衝突計數器係在各時脈中減少且當排衝突計 數器是0時,對應的排變可用。控制器也對最後服務的序列 維護一個指標。 在各時脈上控制器自下一可用的排序列派遣要求,以 循環排班(r 〇 u n d r 〇 b i η )方式,自最後服務的序列開始,即 ,使用工作保存循環排班演算法,至當時可用的通道〇或通 道1。如果排序列是非空的且對應的排衝突計數器是〇,則 它是可用的。如果要求可被發送且所存取的排不忙,則通 道是可用的。如果無一排列序是可用的,則無要求被發送 至 FCRAM。 圖式的簡要說明 確信爲新發明的特性特別係在附加申請專利範圍提及 。然而,發明本身,它的結構及操作方法,也許最好由參 考下列說明及附圖來了解。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閱讀背面之注意事項再填寫本頁) •裝· 、1Τ 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產笱員工消費合作社印製 200301423 A7 B7 五、發明説明(4 ) 圖1是表示資料流的區塊介面圖。 圖2是發送樹引擎要求的狀態圖。 圖3是規劃存取要的狀態圖。 符號說明 103 樹引擎 104 TRE要求 FIFO 106 樹記億控制器 107 通道0快速循環DRAM 108 通道1快速循環DRAM 105 TRE讀取 FIFO 101 主機介面 100 主機介面 發明的詳細說明 經發表係使用預期的樹記憶使用率大於9 5 %讀取且少於 5%寫入的DRAM記憶體的近SRAM效能的方法。同時這些方 法係可應用至任何DRAM記憶體,相信最佳效能係使用雙資 料率FCRAM (快速循環DRAM)如東芝TC59LM814/06CFT獲 得。在此特別的FCRAM中,有5 ns的小隨機循環時間(Trc )。這些裝置的記憶存取(讀或寫)需要兩個時脈周期。 對此裝置最大資料吞吐量係由使用四爆發模式達成。例如 ’四爆發模式中200MHz X 4M xl6位元FCDRAM達成接近 6.4 Gbps的最大資料吞吐量。爆發模式作業的細節係在由裝 本紙^度適用巾B國家標隼(CNS ) A4規格(210X297公釐)7^· "—'" (請先閲讀背面之注意事項再填寫本頁)
200301423 A7 B7 五、發明説明(5 ) 置的製造商提供的規格文件中提到。 (請先閱讀背面之注意事項再填寫本頁) 在由本發明完成的樹記憶結構中,DRAM,如上述的 FCRAM,係以排組織。對這些排內的位址的連續記憶存取 需要等待隨機循環時間的終結。隨機循環時間(Trc )是預 先指示以完成需要的時間,即,在各對排讀取或寫入後, 排必需被更新。然而,對不同排的位址的連續記憶存取不 是由隨機循環時間限制。 實質上達成隨機存取量,使用FCRAM不必排衝突處罰 ,係由儲存不同排中同一資料複本且發送連續記憶存取要 求至不同排而完成。資料複本需求的最小數目係由隨機循 環時間對隨機排存取延遲的比例而定,如以下等式所示: (Trc/Trbd) ^ 25ns/10ns=3排 其中:Trc = 5T,
Trbd 二 10 ns ,且 T =記憶時脈周期。 經濟部智慧財產局員工消費合作社印製 兩個獨立的FCRAM通道係用以達成1〇 Gbps讀取吞吐量 ,各有它自己的位址資料控制線。總共需要6個記憶排;3 排在通道0且3排在通道1。6排都包含同樣的資料。然而, 將理解大於10 Gbps吞吐量可係使用其它通道及排組合達成 。兩通道的使用係僅作爲示例用而說明且不將被解釋作限 制發明於此實施例。 如圖1表示,樹引擎103發送一連串存取讀取要求(TRE 要求FIFO 104)至樹記憶控制器106。直至每200 1^1^核心時 脈速度或每5.0奈秒一要求也許係由樹引擎1〇3產生。通道〇 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 20030K23 A7 B7 五、發明説明(6 ) (請先閲讀背面之注意事項再填寫本頁) FCRAM 107及通道〇 FCRAM 108是獨立的。因此,樹記憶控 制器106可使用通道〇 FCRAM 107及通道0 FCRAM 108執行每 5 ns—記憶讀取的平均。雙時脈同步係對TRE要求FIFO 104 使用以傳送讀取要求至樹記憶控制器106及TRE讀取FIFO 105以傳回資料至樹引擎1〇3。 圖2及3是此方法利用的同時發生狀態機。在圖2的狀態 圖中’樹引擎要求係發送至適當的排列序(BQi )。第二狀 態指定兩通道的其中之一間的通道序列(QC )且增加排索 引。 同時其它通道組合是可能的,此實施例使用下列通道 排組合: CH0-B0 CH1-B0 CH0-B1 CH1-B1 CH2-B0 CH2-B1 經濟部智慧財產局員工消費合作社印製 決定更新中斷是否作用的檢查必需於發送存取要求前 執行。如果更新中斷是作用中,更新順序係同時發送至兩 通道。當更新中斷是作用中時,存取要求被阻斷。 爲了最佳化效率,寫入樹記憶控制器106在爆發中發生 。主機介面1 0 1於執行寫操作前發送序列於主機要求FIF〇 1 0 1的64位元字元組。經序列的資料量係視主機處理器而定 -10- 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公嫠) 00301423 A7
。一種製作可能是連續32位元字元組形成64位元資料字元 組的32 X 32位元FIFO。 所有讀取存取要求都被隔斷以執行寫入執行。接著, 連_的3 2位兀字兀組被結合以形成6 4位元字元組。檢杳被 執行以決定64位元字元組是否可被形成。如果此字元組不 能在該時被形成,主機要求FIFO被阻斷且樹引擎讀取要求 繼續。如果64位元字元組可在該時被形成,資料係同時寫 入通道0及通道1且完成對樹記憶控制器1 06的寫入執行。 如圖3表不’更新順序等待直到所有排是無作用,宜可 到5時脈循環。下列順序被重複直到FIFO的所有資料字元組 被寫入記憶體: 1. 如果更新中斷作用中’完成更新順序, 2. 發送位址且寫64位元資料至CH0-B0及CH1-B0 3. 發送位址且寫64位元資料至CH0-B1及CH1-B1 4. 發送位址且寫64位元資料至CH0-B2及CH1-B2 本發明使用在DRAM基礎上之隨機存取記憶次系統之樹 存取上改善效能的多排規劃。獨立通道0 FCR AM 107及通道1 FCRAM108被使用。通道1記憶體係通道0整個記憶體的複製 圖1的樹記憶控制器106對隨意的位址AO,Al,A2,A3 ,A4等接收一連串存取讀取要求。它也對平衡負載及最小 化排衝突的兩通道(即,通道〇 FCRAM107及通道1 FCRAM1 08 )規劃一連串要求。樹言己憶控制器1〇6維護各 FCRAM排的序列。樹引擎103解碼讀取位址且儲存要求在適 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -11 - 20030K23 A7 B7 五、發明説明(8 ) 當排序列。 (請先閱讀背面之注意事項再填寫本頁) 對於圖3表示的各通道維護一個排衝突計數器。在讀取 要求被發送至適當的排後,排衝突計數器被重置成依往下 數用的計數器的類型且零偵測是否被閂而定的値。該値也 許是Trc値或Trc加/減1。所有排衝突計數器係在各時脈循環 中減少。當排衝突計數器爲〇時,對應的排變可用。樹記憶 控制器1 06以循環排班演算法規劃的支援而維護最後服務的 序列的指標。 對於各時脈循環,樹記憶控制器1 06自最後服務的序列 開始自下一可用的排序列派遣要求至可用的通道(即,通 道0 FCRAM107及通道1 FCRAM108 )。如果排序列是非空的 且對應的排衝突計數器是0,則它是可用的。如果要求可被 發送且所存取的排不忙,則通道是可用的。如果無一排列 序是可用的,則無要求被發送至FCRAM ( 107及108 )。樹 記憶控制器1 0 6檢查更新中斷。如果更新中斷作用中,更新 要求被服務。在服務後,可發送讀取要求。 經濟部智慧財產局員工消費合作社印製 寫入樹記憶控制器106在爆發中發生以最佳化效率。主 機介面101於執行寫操作前發送序列於主機要求FIFO 101的 64位元字元組。經序列的資料量係視主機處理器而定。一 種製作可能是連續3 2位元字元組形成64位元資料字元組的 32 X 32位元FIFO。主機讀取資料FIFO 102傳回資料至主機 介面100。 所有讀取存取要求都被隔斷以執行寫入執行。接著, 連續的32位元字元組被結合以形成64位元字元組。檢查被 -12- 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) 200301::23 A7 B7 五、發明説明(9 ) 執行以決定64位元字元組是否可被形成。如果此字元組不 能在該時被形成,主機要求FIFO被阻斷且樹引擎讀取要求 繼續直到主機發送剩下的字元組。更新及讀取存取係交替 的。如圖3表示,狀態機規劃自BQ至FCRAM通道0或通道1的 要求。更新順序如下: 1. 如果更新中斷作用中,完成更新順序, 2. 如果特定排在通道0或通道1忙碌時,設存取未決旗標 ,該旗標阻斷自正派遣至兩通道的特定排的讀取存取 (其它排可繼續被存取)。 3. 等待排衝突計數器到達〇且完成寫至兩通道。 當僅發明的某些較佳特性已由示例的方式展示時,許 多更改及改變對那些熟知此技藝之人將發生。因此,可了 解本申請專利範圍係想要涵蓋所有落在發明的實際精神內 這樣的更改及改變。 (請先閱讀背面之注意事項再填寫本頁) 裝- 經濟部智慧財產局員工消費合作社印製 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -13 -
Claims (1)
- 20030K23 A8 B8 C8 D8 六、申請專利範圍 1 1·一種記憶體管理的方法,包含: (請先閲讀背面之注意事項再填寫本頁) 提供組織成獨立通道的多排記憶裝置,其中各排記憶 裝置包含複製資料; 提供控制對各通道的各排的資料讀取及寫入存取的樹 記憶控制器; 建立各通道的各排的排列序作爲表示排可用性; 發送讀取或寫入要求至樹記憶控制器; 在樹記憶控制器檢查中,通道的各排的可用性; 識別第一個可用的排;以及 執行自第一個可用的排的讀取要求。 2.如申請專利範圍第1項的方法,其中寫入存取的執行步 驟包括: 阻斷所有讀取存取; 確認待寫的資料對於經選擇的記憶體字元組長度是完 整的; 等待各排列序以指示所有排的排可用性; 經濟部智慧財產局員工消費合作社印製 同時地初始化經完成的資料字元組的爆發模式轉移至 所有排。 3 ·如申請專利範圍第1項的方法,其中記憶裝置包含動 態隨機存取記憶(dram )裝置。 4 ·如申請專利範圍第1項的方法,其中記憶裝置包含快 速循環隨機存取記憶(FCRAM)裝置。 5 ·如申請專利範圍第1項的方法,其中記憶裝置的排係 組織成兩獨立通道。 -14- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 200301423 A8 B8 C8 D8 六、申請專利範圍 2 6·—種記憶體管理系統,包含: (請先閱讀背面之注意事項再填寫本頁) 組織成獨立通道的多排記憶裝置,其中各排記憶裝置 包含複製資料; 控制對各通道的各排的資料讀取及寫入存取的樹記憶 控制器; 各通道的各排的排列序作爲表示排可用性;以及 發送讀取或寫入要求至樹記憶控制器的機構,該控制 器決定讀取資料及執行自第一個可用的排的讀取要求的排 可用性。 7 ·如申請專利範圍第6項的系統,其中控制器在寫入要 求的處理期間中止所有讀取要求。 8 ·如申請專利範圍第7項的系統,其中控制器同時地寫 至所有記憶排。 9 ·如申請專利範圍第8項的系統,其中所有記憶排包含 一致的資料。 10.如申請專利範圍第6項的系統,其中記憶排包含動態 隨機存取記憶裝置。 經濟部智慧財產局員工消費合作社印製 1 1·如申請專利範圍第6項的系統,其中記憶排包含快速 循環隨機存取記憶裝置。 12·如申請專利範圍第6項的系統,其中記憶裝置的排係 以兩獨立通道建構。 13.如申請專利範圍第6項的系統,其中記憶排的最小數 目係由隨機循環時間對隨機排存取延遲的比例決定。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -15 -
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/026,352 US6839797B2 (en) | 2001-12-21 | 2001-12-21 | Multi-bank scheduling to improve performance on tree accesses in a DRAM based random access memory subsystem |
Publications (1)
Publication Number | Publication Date |
---|---|
TW200301423A true TW200301423A (en) | 2003-07-01 |
Family
ID=21831321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW091134629A TW200301423A (en) | 2001-12-21 | 2002-11-28 | Multi-bank scheduling to improve performance on tree accesses in a DRAM based random access memory subsystem |
Country Status (5)
Country | Link |
---|---|
US (1) | US6839797B2 (zh) |
JP (1) | JP4299536B2 (zh) |
KR (1) | KR100898710B1 (zh) |
GB (1) | GB2388216B (zh) |
TW (1) | TW200301423A (zh) |
Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7596139B2 (en) | 2000-11-17 | 2009-09-29 | Foundry Networks, Inc. | Backplane interface adapter with error control and redundant fabric |
US7236490B2 (en) | 2000-11-17 | 2007-06-26 | Foundry Networks, Inc. | Backplane interface adapter |
US7689649B2 (en) * | 2002-05-31 | 2010-03-30 | Aol Inc. | Rendering destination instant messaging personalization items before communicating with destination |
US7187687B1 (en) | 2002-05-06 | 2007-03-06 | Foundry Networks, Inc. | Pipeline method and system for switching packets |
US7266117B1 (en) | 2002-05-06 | 2007-09-04 | Foundry Networks, Inc. | System architecture for very fast ethernet blade |
US20120155466A1 (en) | 2002-05-06 | 2012-06-21 | Ian Edward Davis | Method and apparatus for efficiently processing data packets in a computer network |
US7468975B1 (en) | 2002-05-06 | 2008-12-23 | Foundry Networks, Inc. | Flexible method for processing data packets in a network routing system for enhanced efficiency and monitoring capability |
US7649885B1 (en) | 2002-05-06 | 2010-01-19 | Foundry Networks, Inc. | Network routing system for enhanced efficiency and monitoring capability |
US8037150B2 (en) | 2002-11-21 | 2011-10-11 | Aol Inc. | System and methods for providing multiple personas in a communications environment |
US7636755B2 (en) | 2002-11-21 | 2009-12-22 | Aol Llc | Multiple avatar personalities |
US7913176B1 (en) * | 2003-03-03 | 2011-03-22 | Aol Inc. | Applying access controls to communications with avatars |
US7908554B1 (en) * | 2003-03-03 | 2011-03-15 | Aol Inc. | Modifying avatar behavior based on user action or mood |
US20040179039A1 (en) | 2003-03-03 | 2004-09-16 | Blattner Patrick D. | Using avatars to communicate |
US7194568B2 (en) * | 2003-03-21 | 2007-03-20 | Cisco Technology, Inc. | System and method for dynamic mirror-bank addressing |
US6901072B1 (en) | 2003-05-15 | 2005-05-31 | Foundry Networks, Inc. | System and method for high speed packet transmission implementing dual transmit and receive pipelines |
US7454555B2 (en) * | 2003-06-12 | 2008-11-18 | Rambus Inc. | Apparatus and method including a memory device having multiple sets of memory banks with duplicated data emulating a fast access time, fixed latency memory device |
US20050138276A1 (en) * | 2003-12-17 | 2005-06-23 | Intel Corporation | Methods and apparatus for high bandwidth random access using dynamic random access memory |
US7159084B1 (en) * | 2003-12-30 | 2007-01-02 | Altera Corporation | Memory controller |
US7817659B2 (en) | 2004-03-26 | 2010-10-19 | Foundry Networks, Llc | Method and apparatus for aggregating input data streams |
US8730961B1 (en) | 2004-04-26 | 2014-05-20 | Foundry Networks, Llc | System and method for optimizing router lookup |
US7657703B1 (en) | 2004-10-29 | 2010-02-02 | Foundry Networks, Inc. | Double density content addressable memory (CAM) lookup scheme |
US9652809B1 (en) | 2004-12-21 | 2017-05-16 | Aol Inc. | Using user profile information to determine an avatar and/or avatar characteristics |
US8448162B2 (en) | 2005-12-28 | 2013-05-21 | Foundry Networks, Llc | Hitless software upgrades |
US8572349B2 (en) * | 2006-01-31 | 2013-10-29 | Agere Systems Llc | Processor with programmable configuration of logical-to-physical address translation on a per-client basis |
US7461216B2 (en) * | 2006-02-23 | 2008-12-02 | Hewlett-Packard Development Company, L.P. | Memory controller |
US8453147B2 (en) * | 2006-06-05 | 2013-05-28 | Cisco Technology, Inc. | Techniques for reducing thread overhead for systems with multiple multi-threaded processors |
US8041929B2 (en) | 2006-06-16 | 2011-10-18 | Cisco Technology, Inc. | Techniques for hardware-assisted multi-threaded processing |
US7903654B2 (en) | 2006-08-22 | 2011-03-08 | Foundry Networks, Llc | System and method for ECMP load sharing |
US8010966B2 (en) * | 2006-09-27 | 2011-08-30 | Cisco Technology, Inc. | Multi-threaded processing using path locks |
US8238255B2 (en) | 2006-11-22 | 2012-08-07 | Foundry Networks, Llc | Recovering from failures without impact on data traffic in a shared bus architecture |
US7978614B2 (en) | 2007-01-11 | 2011-07-12 | Foundry Network, LLC | Techniques for detecting non-receipt of fault detection protocol packets |
US8327057B1 (en) * | 2007-04-16 | 2012-12-04 | Juniper Networks, Inc. | Ordering write bursts to memory |
US8037399B2 (en) | 2007-07-18 | 2011-10-11 | Foundry Networks, Llc | Techniques for segmented CRC design in high speed networks |
US8271859B2 (en) | 2007-07-18 | 2012-09-18 | Foundry Networks Llc | Segmented CRC design in high speed networks |
US8001338B2 (en) * | 2007-08-21 | 2011-08-16 | Microsoft Corporation | Multi-level DRAM controller to manage access to DRAM |
US8509236B2 (en) | 2007-09-26 | 2013-08-13 | Foundry Networks, Llc | Techniques for selecting paths and/or trunk ports for forwarding traffic flows |
US8180975B2 (en) * | 2008-02-26 | 2012-05-15 | Microsoft Corporation | Controlling interference in shared memory systems using parallelism-aware batch scheduling |
US9461930B2 (en) | 2009-04-27 | 2016-10-04 | Intel Corporation | Modifying data streams without reordering in a multi-thread, multi-flow network processor |
US8505013B2 (en) * | 2010-03-12 | 2013-08-06 | Lsi Corporation | Reducing data read latency in a network communications processor architecture |
US9444757B2 (en) | 2009-04-27 | 2016-09-13 | Intel Corporation | Dynamic configuration of processing modules in a network communications processor architecture |
US8090901B2 (en) | 2009-05-14 | 2012-01-03 | Brocade Communications Systems, Inc. | TCAM management approach that minimize movements |
US8599850B2 (en) | 2009-09-21 | 2013-12-03 | Brocade Communications Systems, Inc. | Provisioning single or multistage networks using ethernet service instances (ESIs) |
US20120059983A1 (en) * | 2010-09-03 | 2012-03-08 | David Wilkins Nellans | Predictor-based management of dram row-buffers |
CN103534693B (zh) * | 2010-11-22 | 2016-08-24 | 马维尔国际贸易有限公司 | 在客户端之间共享对存储器的访问的方法和设备 |
JP2012221038A (ja) * | 2011-04-05 | 2012-11-12 | Toshiba Corp | メモリシステム |
US9195622B1 (en) | 2012-07-11 | 2015-11-24 | Marvell World Trade Ltd. | Multi-port memory that supports multiple simultaneous write operations |
US9766978B2 (en) | 2014-12-09 | 2017-09-19 | Marvell Israel (M.I.S.L) Ltd. | System and method for performing simultaneous read and write operations in a memory |
US11099746B2 (en) | 2015-04-29 | 2021-08-24 | Marvell Israel (M.I.S.L) Ltd. | Multi-bank memory with one read port and one or more write ports per cycle |
US10387322B2 (en) | 2015-04-30 | 2019-08-20 | Marvell Israel (M.I.S.L.) Ltd. | Multiple read and write port memory |
US11403173B2 (en) | 2015-04-30 | 2022-08-02 | Marvell Israel (M.I.S.L) Ltd. | Multiple read and write port memory |
US10089018B2 (en) | 2015-05-07 | 2018-10-02 | Marvell Israel (M.I.S.L) Ltd. | Multi-bank memory with multiple read ports and multiple write ports per cycle |
US10254967B2 (en) | 2016-01-13 | 2019-04-09 | Sandisk Technologies Llc | Data path control for non-volatile memory |
US10528255B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Interface for non-volatile memory |
US10528267B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Command queue for storage operations |
US10528286B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Interface for non-volatile memory |
US10114589B2 (en) * | 2016-11-16 | 2018-10-30 | Sandisk Technologies Llc | Command control for multi-core non-volatile memory |
US11422707B2 (en) * | 2017-12-21 | 2022-08-23 | Advanced Micro Devices, Inc. | Scheduling memory requests for a ganged memory device |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS618785A (ja) | 1984-06-21 | 1986-01-16 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
US5122984A (en) | 1987-01-07 | 1992-06-16 | Bernard Strehler | Parallel associative memory system |
US6360285B1 (en) * | 1994-06-30 | 2002-03-19 | Compaq Computer Corporation | Apparatus for determining memory bank availability in a computer system |
KR0154717B1 (ko) * | 1995-12-07 | 1998-11-16 | 김광호 | 상태 천이 머신을 가지는 시스템의 메모리 관리 구조 및 그 처리방법 |
GB2346233B (en) | 1996-03-01 | 2000-09-20 | Hewlett Packard Co | Address aggregation system and method for increasing throughput of addresses to a data cache from a processor |
US6167486A (en) | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
WO1998025382A2 (en) * | 1996-12-04 | 1998-06-11 | Alcatel Usa Sourcing L.P. | Distributed telecommunications switching system and method |
US6006307A (en) * | 1997-11-13 | 1999-12-21 | Advanced Micro Devices, Inc. | Computer system employing a mirrored memory system for providing prefetch bandwidth |
US6049541A (en) * | 1997-12-04 | 2000-04-11 | Alcatel Usa Sourcing, L.P. | Distributed telecommunications switching system and method |
US6137807A (en) * | 1997-12-05 | 2000-10-24 | Whittaker Corporation | Dual bank queue memory and queue control system |
US6058451A (en) * | 1997-12-22 | 2000-05-02 | Emc Corporation | Method and apparatus for refreshing a non-clocked memory |
US5959929A (en) * | 1997-12-29 | 1999-09-28 | Micron Technology, Inc. | Method for writing to multiple banks of a memory device |
US6260081B1 (en) | 1998-11-24 | 2001-07-10 | Advanced Micro Devices, Inc. | Direct memory access engine for supporting multiple virtual direct memory access channels |
JP2001167005A (ja) * | 1999-12-08 | 2001-06-22 | Nec Corp | メモリ診断方法とメモリ診断回路および半導体記憶装置 |
JP2001266570A (ja) * | 2000-03-24 | 2001-09-28 | Toshiba Corp | 同期型半導体記憶装置 |
US6789155B2 (en) * | 2001-08-29 | 2004-09-07 | Micron Technology, Inc. | System and method for controlling multi-bank embedded DRAM |
WO2003042836A1 (fr) | 2001-11-16 | 2003-05-22 | Fujitsu Limited | Ordinateur et procede de commande de memoire |
US6944731B2 (en) * | 2001-12-19 | 2005-09-13 | Agere Systems Inc. | Dynamic random access memory system with bank conflict avoidance feature |
-
2001
- 2001-12-21 US US10/026,352 patent/US6839797B2/en not_active Expired - Lifetime
-
2002
- 2002-11-28 TW TW091134629A patent/TW200301423A/zh unknown
- 2002-12-03 GB GB0228201A patent/GB2388216B/en not_active Expired - Fee Related
- 2002-12-19 JP JP2002367653A patent/JP4299536B2/ja not_active Expired - Fee Related
- 2002-12-21 KR KR1020020082081A patent/KR100898710B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100898710B1 (ko) | 2009-05-21 |
GB2388216B (en) | 2005-04-20 |
US20030120861A1 (en) | 2003-06-26 |
US6839797B2 (en) | 2005-01-04 |
KR20030053454A (ko) | 2003-06-28 |
GB2388216A (en) | 2003-11-05 |
JP4299536B2 (ja) | 2009-07-22 |
GB0228201D0 (en) | 2003-01-08 |
JP2003208354A (ja) | 2003-07-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW200301423A (en) | Multi-bank scheduling to improve performance on tree accesses in a DRAM based random access memory subsystem | |
JP4369660B2 (ja) | バンク衝突回避機能を備える動的ランダムアクセスメモリシステム | |
KR100667384B1 (ko) | 공유 리소스(shared resource)로 접근의 우선순위화 제어기 장치 및 그 방법 | |
KR100679362B1 (ko) | 메모리 요청 재정렬에 의해 버스 이용도를 향상시키는메모리 제어기 | |
US7370134B2 (en) | System and method for memory hub-based expansion bus | |
TW201234188A (en) | Memory access device for memory sharing among multiple processors and access method for the same | |
KR20010081016A (ko) | 다른 시간에서의 메모리 접근 실행 시 데이터 버스 상의데이터 충돌 감지 장치 및 방법 | |
US20070245074A1 (en) | Ring with on-chip buffer for efficient message passing | |
KR20010086035A (ko) | 메모리 장치의 물리적 페이지 상태를 탐색하기 위해페이지 태그 레지스터를 이용하는 방법 | |
US5793994A (en) | Synchronous event posting by a high throughput bus | |
US6546439B1 (en) | Method and system for improved data access | |
JPS5938620B2 (ja) | メモリ−コントロ−ラ用優先順位指定装置 | |
CN113805808B (zh) | 一种打印数据处理方法和电子设备 | |
KR100947745B1 (ko) | 메모리로의 접근 요청을 재정렬하는 요청 재정렬 장치 및그 방법 | |
EP1704487A2 (en) | Dmac issue mechanism via streaming id method | |
US6959361B2 (en) | Distributed caching mechanism for pending memory operations within a memory controller | |
TW305959B (en) | The method and system for eliminating penalty of page/row missing | |
CN116303109A (zh) | 内存管理系统、方法、装置及存储介质 | |
CN118152310A (zh) | 一种基于PCIe AXI bridge写数据存储、搜索及传输处理方法及系统 | |
JPH0376505B2 (zh) | ||
JPH0410050A (ja) | 計算機システム | |
JPS61125664A (ja) | ネツトワ−クシステムにおけるメモリ管理方式 | |
JPH0392954A (ja) | バッファ装置 | |
JP2001100932A (ja) | ファイル転送方式 |