CN118152310A - 一种基于PCIe AXI bridge写数据存储、搜索及传输处理方法及系统 - Google Patents

Abstract

本申请涉及一种基于PCIe AXI bridge写数据存储、搜索及传输处理方法、装置、计算机设备、存储介质和计算机程序产品。所述方法包括：主设备将写请求信息和写数据信息发送至编号生成单元并成对应的写请求编号和写数据编号；所述编号生成单元将写请求信息和写数据信息发送至对应的缓存器；所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写请求信息和写数据信息发送至对应的从设备。采用本方法减少了PCIe AXI bridge被反压的场景，极大的提升了PCIe系统的带宽的利用率，增强系统的性能；对于用单端口SRAM替代FIFO实现AXI写数据存储实现方案，减少了存储芯片面积资源，同时消除了读写多组FIFO阵列的控制逻辑产生的时序问题。

Description

一种基于PCIe AXI bridge写数据存储、搜索及传输处理方法 及系统

技术领域

本申请涉及PCIe的技术领域，特别是涉及一种基于PCIe AXI bridge写数据存储、搜索及传输处理方法、装置、设备及存储介质。

背景技术

PCIe是一种高速串行计算机扩展总线标准，旨在实现更高的数据速率并简化系统设计，其内部集成了DMA控制器以及访问外部设备的配置空间，以适应现代计算机的最新带宽需求，其传输层数据是以TLP(Transaction Layer Packet)形式传输，可以通过配置BAR(Base Address Register)访问外部设备的配置空间、存储空间以及I/O空间等。

PCIe可以通过配置AXI bridge形成AXI4.0接口，通过AXI总线与其他网络进行数据交互，AXI总线是基于burst传输，对于写操作定义了3个独立的传输通道，写地址通道(写请求通道)、写数据通道、写响应通道，每个独立的通道都包含一组信息信号和一组双路的VALID、READY握手机制信号，由于数据通道没有ID和地址指示数据的目的空间，需要按照地址通道的顺序保序传输。

现有技术中，PCIe在与多个网络进行数据交互时，由于写数据通道需要保序传输，PCIe侧AXI总线只能对其中一个网络进行写操作，此网络的处理延迟的不确定性，使得其他网络只能等待此网络的写操作完成才能与PCIe侧AXI总线进行交互，增加其他网络的等待时长，这将极大限制PCIe的性能，也降低了网络侧的效率。

发明内容

基于此，有必要针对上述技术问题，提供一种增强并行处理能力的基于PCIe AXIbridge写数据存储、搜索及传输处理方法、装置、计算机设备、计算机可读存储介质和计算机程序产品。

第一方面，本申请提供了一种基于PCIe AXI bridge写数据存储、搜索及传输处理方法。方法包括：

主设备将写请求信息和写数据信息发送至编号生成单元并成对应的写请求编号和写数据编号；

所述编号生成单元将写请求信息和写数据信息发送至对应的缓存器；

所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写请求信息和写数据信息发送至对应的从设备。

在其中一个实施例中，编号生成单元将写请求信息和写数据信息发送至对应的缓存器包括：

当所述从设备支持outstanding通信时，编号生成单元将预设数量的写请求信息发送至对应的从设备；

从设备接收到写请求信息后，将允许接收写请求对应的反馈信号发送至主设备；

主设备基于所述反馈信号将对应的写请求信息存储至预设的已握手请求缓存中；

所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写数据信息发送至对应的从设备。

在其中一个实施例中，编号生成单元将写数据信息发送至对应的缓存器包括：

所述编号生成单元将写数据信息发送至写数据缓存单元；

所述写数据缓存单元将写数据信息存储至写预缓存中，所述写预缓存发送写使能信息至预设的第一存储子单元和第二存储子单元；

当所述存储状态表中指示第一存储子单元和第二存储子单元中包含空闲区域时，所述写数据信息依次储存至第一存储子单元和第二存储子单元中；

当所述存储状态表中指示第一存储子单元和第二存储子单元中不包含空闲区域时，将所述写数据信息暂存至写缓存中直至所述存储状态表中指示第一存储子单元和第二存储子单元中包含空闲区域。

在其中一个实施例中，当从设备采用读优先模式时，当所述读写操作轮转到第一存储子单元或第二存储子单元时，不进行写数据信息的存储操作直至所述读写操作轮转到另一存储子单元；

当从设备采用写优先模式时，当所述读写操作轮转到第一存储子单元或第二存储子单元时，不进行写数据信息的存储操作直至所述读写操作轮转到另一存储子单元。

在其中一个实施例中，将匹配后的写请求信息和写数据信息发送至对应的从设备包括：

对所述写请求信息进行仲裁操作，包括：

当接收到多个从设备发出的反馈信号后，对反馈信号对应的写请求信息进行仲裁，将所述仲裁出来的请求信息对应的优先级降为最低。

在其中一个实施例中，当仲裁出的请求信息与写数据匹配成功后，停止对请求信息进行仲裁直到从设备完成对最后一笔写数据的接收；

若仲裁出来的请求信息没有对应的匹配数据，对所有请求信息继续进行仲裁操作，直到与写数据匹配成功。

第二方面，本申请还提供了一种基于PCIe AXI bridge写数据存储、搜索及传输处理装置。装置包括：

请求编号生成模块，用于主设备将写请求信息和写数据信息发送至编号生成单元并成对应的写请求编号和写数据编号；

请求缓存存储模块，用于所述编号生成单元将写请求信息和写数据信息发送至对应的缓存器；

请求数据匹配模块，用于所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写请求信息和写数据信息发送至对应的从设备。

第三方面，本申请还提供了一种计算机设备。计算机设备包括存储器和处理器，存储器存储有计算机程序，处理器执行计算机程序时实现以下步骤：

主设备将写请求信息和写数据信息发送至编号生成单元并成对应的写请求编号和写数据编号；

所述编号生成单元将写请求信息和写数据信息发送至对应的缓存器；

所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写请求信息和写数据信息发送至对应的从设备。

第四方面，本申请还提供了一种计算机可读存储介质。计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以下步骤：

主设备将写请求信息和写数据信息发送至编号生成单元并成对应的写请求编号和写数据编号；

所述编号生成单元将写请求信息和写数据信息发送至对应的缓存器；

所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写请求信息和写数据信息发送至对应的从设备。

第五方面，本申请还提供了一种计算机程序产品。计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现以下步骤：

主设备将写请求信息和写数据信息发送至编号生成单元并成对应的写请求编号和写数据编号；所述编号生成单元将写请求信息和写数据信息发送至对应的缓存器；

所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写请求信息和写数据信息发送至对应的从设备。

上述基于PCIe AXI bridge写数据存储、搜索及传输处理方法、装置、计算机设备、存储介质和计算机程序产品，主设备将写请求信息和写数据信息发送至编号生成单元并成对应的写请求编号和写数据编号；所述编号生成单元将写请求信息和写数据信息发送至对应的缓存器；所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写请求信息和写数据信息发送至对应的从设备。本申请采用上述方法，减少了PCIe AXI bridge被反压的场景，极大的提升了PCIe系统的带宽的利用率，增强系统的性能；对于用单端口SRAM替代FIFO实现AXI写数据存储实现方案，减少了存储芯片面积资源，同时消除了读写多组FIFO阵列的控制逻辑产生的时序问题。

附图说明

图1为一个实施例中基于PCIe AXI bridge写数据存储、搜索及传输处理方法的信号传输示意图；

图2为一个实施例中基于PCIe AXI bridge写数据存储、搜索及传输处理方法的流程图；

图3为一个实施例中数据缓存单元的结构示意图；

图4为一个实施例中第一存储子单元或第二存储子单元的结构示意图；

图5为一个实施例中存储状态表的内部示意图；

图6为一个实施例中基于PCIe AXI bridge写数据存储、搜索及传输处理装置的结构框图；

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

本申请实施例提供的基于PCIe AXI bridge写数据存储、搜索及传输处理方法，可以应用于如图1所示的应用环境中，左侧为PCIe AXI bridge Master端，右侧为多个接收网络，包括两个具有AXI接口的网络侧设备端、PLIC中断处理器和本地寄存器。中间为请求分发转存和数据的搜索等处理，由于本设计主要对写操作中请求通路和数据通路的存储、搜索和分发进行描述，省略了响应通路处理过程。

值得一提的是，PCIe AXI bridge会发起四种类型的访问：通过DMA请求，或是配置BAR0发起的对AXI Slave0的内存访问；通过配置BAR2发起的对AXI Slave1的内存访问；通过配置BAR4发起的对本地寄存器的访问和通过MSI-X发起的中断访问，并将中断信号送入中断处理器(PLIC)。

在一个实施例中，如图2所示，本实施例中，该方法包括以下步骤：

步骤202，主设备将写请求信息和写数据信息发送至编号生成单元并生成对应的写请求编号和写数据编号。

其中，写请求通路包括ASSOC_CNT、DMA/BAR0 buffer、BAR2 buffer、INT buffer和Req buffer模块。ASSOC_CNT为请求悬挂编号生成模块，悬挂编号由写请求握手信号驱动的计数器生成。由于写数据通路并没携带ID信息，这就需要通过写请求通路的悬挂编号和写数据通路的悬挂编号来寻找与每笔请求对应的数据。

步骤204，编号生成单元将写请求信息和写数据信息发送至对应的缓存器。

其中，DMA/BAR0 buffer、BAR2 buffer、INT buffer为请求信息的缓存buffer；为了充分利用PCIe带宽，通过AXI Master发送的边带信息将每笔写请求进行分类，将不同类型的请求信息协同悬挂编号一并转存入相应的buffer中，等待不同Slave侧的读取，达到了并行处理不同类型请求的目的。每个buffer位宽为REQ_INFO_WIDTH(请求信息位宽)+ASSOC_CNT_WIDTH(悬挂编号位宽)，深度则根据网络侧对各个类型信息交互的吞吐率进行动态配置。

步骤206，主设备将写请求编号与写数据编号进行匹配并将匹配后的写请求信息和写数据信息发送至对应的从设备。

上述基于PCIe AXI bridge写数据存储、搜索及传输处理方法中，减少了PCIe AXIbridge被反压的场景，极大的提升了PCIe系统的带宽的利用率，增强系统的性能。

在一个实施例中，考虑到从设备支持outstanding通信时，编号生成单元将写请求信息和写数据信息发送至对应的缓存器可以进行更新，具体包括：

当所述从设备支持outstanding通信时，编号生成单元将预设数量的写请求信息发送至对应的从设备；从设备接收到写请求信息后，将允许接收写请求对应的反馈信号发送至主设备；主设备基于所述反馈信号将对应的写请求信息存储至预设的已握手请求缓存中；所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写数据信息发送至对应的从设备。

值得一提的是，由于AXI Slave0和Slave1的接口是AXI总线形式的接口，AXI总线的请求通路和数据通路是相互独立的，并且支持请求和数据的outstanding传输，所以需要在Slave完成请求信息握手的同时再次缓存悬挂编号用于搜索对应数据，其位宽为ASSOC_CNT_WIDTH，深度根据网络侧吞吐率动态可配。

在一个实施例中，如图3、图4和图5所示，编号生成单元将写数据发送至数据缓存单元，具体包括：

编号生成单元将写数据信息发送至写数据缓存单元；写数据缓存单元将写数据信息存储至写预缓存中，写预缓存发送写使能信息至预设的第一存储子单元和第二存储子单元；当存储状态表中指示第一存储子单元和第二存储子单元中包含空闲区域时，写数据信息依次储存至第一存储子单元和第二存储子单元中；当存储状态表中指示第一存储子单元和第二存储子单元中不包含空闲区域时，将所述写数据信息暂存至写缓存中直至所述存储状态表中指示第一存储子单元和第二存储子单元中包含空闲区域。

值得一提的是，对于写数据通路包括ASSOC_CNT、ROB_ARB和Wdata buffer，ASSOC_CNT与请求通路类似为每笔burst数据的悬挂编号生成模块，悬挂编号由每笔burst的Wlast(最后一个transfer标志)信号驱动的计数器生成，用于匹配请求信息携带的悬挂编号；ROB_ARB为基于Round Robin仲裁算法(也称轮询仲裁)的4选1仲裁模块：当一个request得到了grant许可之后，它的优先级在接下来的仲裁中就变成了最低，也就是说每个request的优先级不是固定的，而是会在最高(获得了grant)之后变为最低，并且根据其他request的许可情况进行相应的调整；当有多个request的时候，grant可以依次给每个request，即使之前高优先级的request再次有新的request，也会等前面的request都grant之后再轮到它。

基于此算法，选出当前申请的请求搜索数据，如果对应的burst已经存入Wdatabuffer，则停止仲裁直到此burst完成传输；如果仲裁出请求所对应的burst还没有存入Wdata buffer，则继续进行下一次仲裁，直到仲裁出的请求匹配成功。

如图3所示，Wdata buffer为写数据缓存模块，WR_FIFO、SRAM_WR_CTRL、RD_FIFO、SRAM_RD_CTRL、SRAM_STATUS、两个单端口SRAM和相关的地址以及使能信号生成模块。主要存储部分为SRAM0和SRAM1，采用Ping/Pong SRAM的结构解决不能同一时刻读写的问题。

两个SRAM结构一致，如图3和图4所示，每个SRAM被分为M个BLOCK，M值为缓存的最大burst的数量，其值可根据网络侧吞吐率配置，两个SRAM里编号一致的BLOCK存储一个burst的数据，每笔burst的第一个transfer以及相关信息默认存入SRAM0，之后transfer交替存储两个SRAM中，每个BLOCK内有N个存储单元，N为一个burst的最大长度，每个存储单元的位宽为写数据及其信息的位宽；WR_FIFO为写数据写入SRAM前的预缓存，其深度可配置(一般不超过一个burst最大长度)，缓解读写轮转到同一侧SRAM时写使能对AXI Master总线的反压；当采用写优先模式时可以选择bypass此模块。RD_FIFO为写数据读出SRAM后的预缓存，其深度可配置(一般不超过一个burst最大长度)，提前预取存入缓存一方面可以使网络侧连续读取整个burst，提高Slave的读取效率；另一方实现对Slave0和Slave1 AXI总线接口的预读取交互模式。

如图3和图5所示，SRAM_STATUS为两个SRAM中每个BLOCK的存储状态表；当有新的burst需要写入SRAM中，注册表中空闲位置的BLOCK区域，将悬挂编号记录相应位置，并将VALID置1，表示注册成功；当burst最后一个transfer读出SRAM时，注销表中对应位置的BLOCK区域，将VALID置0，表示注销成功；对于SRAM0与SRAM1的读写使能信号则是由SRAM WRCtrl和SRAM RD Ctrl产生，两个SRAM写使能根据写数据处于burst的位置轮流产生。

如果采用读优先模式，当读写轮转到同一侧SRAM时，不对此SRAM进行写操作，直到读操作轮转到另一侧SRAM。两个SRAM读使能是根据仲裁出的请求的悬挂编号和SRAMSTATUS中注册BLOCK中的burst的悬挂编号匹配结果产生，如果匹配成功则产生读使能信号，默认先产生SRAM0的读使能信号，之后轮流产生SRAM的读使能信号，如果采用写优先模式，当读写轮转到同一侧SRAM时，不对此SRAM进行读操作，直到写操作轮转到另一侧SRAM。

ADDR_GEN产生SRAM的读写地址，根据读写使能信号选出读地址和写地址，两个SRAM的地址分为基地址和偏移地址两部分组成，基地址由存储每个burst的BLOCK编号生成，偏移地址按顺序产生，指示burst中每个transfer存储的位置。

应该理解的是，虽然如上所述的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上所述的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

基于同样的发明构思，本申请实施例还提供了一种用于实现上述所涉及的基于PCIe AXI bridge写数据存储、搜索及传输处理方法的基于PCIe AXI bridge写数据存储、搜索及传输处理装置。该装置所提供的解决问题的实现方案与上述方法中所记载的实现方案相似，故下面所提供的一个或多个基于PCIe AXI bridge写数据存储、搜索及传输处理装置实施例中的具体限定可以参见上文中对于基于PCIe AXI bridge写数据存储、搜索及传输处理方法的限定，在此不再赘述。

在一个实施例中，如图6所示，提供了一种基于PCIe AXI bridge写数据存储、搜索及传输处理装置，包括：请求编号生成模块、请求缓存存储模块、请求数据匹配模块和地址信息生成模块，其中：

在一个实施例中，请求缓存存储模块还用于，当所述从设备支持outstanding通信时，请求缓存将请求信息发送至从设备；从设备接收到写请求信息后，将允许接收写请求对应的反馈信号发送至主设备；主设备基于所述反馈信号将对应的写请求信息存储至预设的已握手请求缓存中；所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写数据信息发送至对应的从设备。

在一个实施例中，请求缓存存储模块还用于，所述编号生成单元将写数据信息发送至写数据缓存单元；所述写数据缓存单元将写数据信息存储至写预缓存中，所述写预缓存发送写使能信息至预设的第一存储子单元和第二存储子单元；当所述存储状态表中指示第一存储子单元和第二存储子单元中包含空闲区域时，所述写数据信息依次储存至第一存储子单元和第二存储子单元中；当所述存储状态表中指示第一存储子单元和第二存储子单元中不包含空闲区域时，将所述写数据信息暂存至写缓存中直至所述存储状态表中指示第一存储子单元和第二存储子单元中包含空闲区域。

在一个实施例中，请求缓存存储模块还用于，当从设备采用读优先模式时，当所述读写操作轮转到第一存储子单元或第二存储子单元时，不进行写数据信息的存储操作直至所述读写操作轮转到另一存储子单元；当从设备采用写优先模式时，当所述读写操作轮转到第一存储子单元或第二存储子单元时，不进行写数据信息的存储操作直至所述读写操作轮转到另一存储子单元。

在一个实施例中，请求缓存存储模块还用于，对所述写请求信息进行仲裁操作，包括：当接收到多个从设备发出的反馈信号后，将反馈信号对应的写请求信息发送至写数据缓存单元；将所述发送至写数据缓存单元的写请求信息的优先级设置为最低；根据反馈信号对应的写请求信息的优先级依次将写请求信息发送至写数据缓存单元。

在一个实施例中，请求缓存存储模块还用于，当仲裁出的请求信息与写数据匹配成功后，停止对请求信息进行仲裁直到从设备完成对最后一笔写数据的接收。

上述基于PCIe AXI bridge写数据存储、搜索及传输处理方法装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

在一个实施例中，提供了一种计算机设备，该计算机设备可以是服务器，该计算机设备包括通过系统总线连接的处理器、存储器和网络接口。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质和内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的数据库用于存储数据。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种输电和储能系统协调投资方法。

本领域技术人员可以理解，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

在一个实施例中，提供了一种计算机设备，包括存储器和处理器，存储器中存储有计算机程序，该处理器执行计算机程序时实现上述各方法实施例中的步骤。

在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述各方法实施例中的步骤。

在一个实施例中，提供了一种计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现上述各方法实施例中的步骤。

需要说明的是，本申请所涉及的用户信息(包括但不限于用户设备信息、用户个人信息等)和数据(包括但不限于用于分析的数据、存储的数据、展示的数据等)，均为经用户授权或者经过各方充分授权的信息和数据。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器(Read-OnlyMemory，ROM)、磁带、软盘、闪存、光存储器、高密度嵌入式非易失性存储器、阻变存储器(ReRAM)、磁变存储器(Magnetoresistive Random Access Memory，MRAM)、铁电存储器(Ferroelectric Random Access Memory，FRAM)、相变存储器(Phase Change Memory，PCM)、石墨烯存储器等。易失性存储器可包括随机存取存储器(Random Access Memory，RAM)或外部高速缓冲存储器等。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)等。本申请所提供的各实施例中所涉及的数据库可包括关系型数据库和非关系型数据库中至少一种。非关系型数据库可包括基于区块链的分布式数据库等，不限于此。本申请所提供的各实施例中所涉及的处理器可为通用处理器、中央处理器、图形处理器、数字信号处理器、可编程逻辑器、基于量子计算的数据处理逻辑器等，不限于此。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种基于PCIe AXIbridge写数据存储、搜索及传输处理方法，其特征在于，所述方法包括：

主设备将写请求信息和写数据信息发送至编号生成单元并成对应的写请求编号和写数据编号；

所述编号生成单元将写请求信息和写数据信息发送至对应的缓存器；

所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写请求信息和写数据信息发送至对应的从设备。

2.根据权利要求1所述的方法，其特征在于，所述编号生成单元将写请求信息和写数据信息发送至对应的缓存器包括：

当所述从设备支持outstanding通信时，编号生成单元将预设数量的写请求信息发送至对应的从设备；

从设备接收到写请求信息后，将允许接收写请求对应的反馈信号发送至主设备；

主设备基于所述反馈信号将对应的写请求信息存储至预设的已握手请求缓存中；

所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写数据信息发送至对应的从设备。

3.根据权利要求1所述的方法，其特征在于，所述编号生成单元将写数据信息发送至对应的缓存器包括：

所述编号生成单元将写数据信息发送至写数据缓存单元；

所述写数据缓存单元将写数据信息存储至写预缓存中，所述写预缓存发送写使能信息至预设的第一存储子单元和第二存储子单元；

当所述存储状态表中指示第一存储子单元和第二存储子单元中包含空闲区域时，所述写数据信息依次储存至第一存储子单元和第二存储子单元中；

当所述存储状态表中指示第一存储子单元和第二存储子单元中不包含空闲区域时，将所述写数据信息暂存至写缓存中直至所述存储状态表中指示第一存储子单元和第二存储子单元中包含空闲区域。

4.根据权利要求3所述的方法，其特征在于，所述方法还包括：

当从设备采用读优先模式时，当所述读写操作轮转到第一存储子单元或第二存储子单元时，不进行写数据信息的存储操作直至所述读写操作轮转到另一存储子单元；

当从设备采用写优先模式时，当所述读写操作轮转到第一存储子单元或第二存储子单元时，不进行写数据信息的存储操作直至所述读写操作轮转到另一存储子单元。

5.根据权利要求2所述的方法，其特征在于，所述将匹配后的写请求信息和写数据信息发送至对应的从设备包括：

对所述写请求信息进行仲裁操作，包括：

当接收到多个从设备发出的反馈信号后，将反馈信号对应的写请求信息发送至写数据缓存单元；

将所述发送至写数据缓存单元的写请求信息的优先级设置为最低；

根据反馈信号对应的写请求信息的优先级依次将写请求信息发送至写数据缓存单元。

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：

当仲裁出的请求信息与写数据匹配成功后，停止对请求信息进行仲裁直到从设备完成对最后一笔写数据的接收；

若仲裁出来的请求信息没有对应的匹配数据，对所有请求信息继续进行仲裁操作，直到与写数据匹配成功。

7.一种基于PCIe AXIbridge写数据存储、搜索及传输处理装置，其特征在于，所述设备包括：

请求编号生成模块，用于主设备将写请求信息和写数据信息发送至编号生成单元并成对应的写请求编号和写数据编号；

请求缓存存储模块，用于所述编号生成单元将写请求信息和写数据信息发送至对应的缓存器；

请求数据匹配模块，用于所述主设备将写请求编号与写数据编号进行匹配并将匹配后的写请求信息和写数据信息发送至对应的从设备。

8.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至6中任一项所述的方法的步骤。

9.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至6中任一项所述的方法的步骤。

10.一种计算机程序产品，包括计算机程序，其特征在于，该计算机程序被处理器执行时实现权利要求1至6中任一项所述的方法的步骤。