Claims (2)
Поставленна цель достигаетс тем, что в делитель частоты импульсов с регулируемым коэффициентом делени , содержащий счетчик, счетный вход которого соединен с входной шиной, а выходы подключены к первым входам разделительных элементов, вторые входы которых подключены к шинам сигналов управлени , а выходы соединены с входами первого многовходового элемента И, введены второй многовходовый элемент И, дополнительные инверторы, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и счетный триггер, первый вход которого соединен с выходом первого многовходового элемента И, а второй вход подключен к выходу второго многовходового элемента И, перва , и втора и треть группы входов которого соединены соответственно через дополнительные инверторы и элементы ИСКЛЮЧ.АЮЩЕЕ ИЛИ с выходами счетчика, причем вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с соответствующими шинами сигналов управлени , а вход сброса счетчика подключен к выходу первого многовходового элемента И. Структурна электрическа схема делител приведена на чертеже. Делитель содержит счетчик 1, разделительные элементы 2-1,...,2-N, в качестве которых использованы элементы ИСКЛОЧАЩЕЕ ИЛИ, многовходовые элементы И 3, , триггер 5, элементы 6-1,,,,,6-К ИСКЛЮЧИЮЩИЕ ИЛИ, инверторы 7, 8 и инверторы 9-19-К. Эхс1дной сигнал подают на входную шину И), а на шины 11-111-NС11гнал управлени . Делитель частоты импульсов работает следую«чим образом. Входные импульсы, подлежащие делению по частоте, поступают на счетный вход счетчика 1. С выхода счетчика 1 сигналы поступают на первые входы раз делительных элементов 2-N, а также на соответствующие входы элемента И А, инверторов 9-К и на первые входы элементов 6-К, предназначенные дл регу лировани коэффициентом заполнени дл получени , например, симметричных сигналов сигналы с коэффициентом заполнени равны.двумЛ Одновременно с шин 11 - N сигналы поступают на вторые входы разделительных элементов, а таюче на вторые входы необходимых элементов 6-К. При этом на выходе эле мента 3 по вл етс сигнал, частота ко торого определ етс с заданным коэффи циентом делени , который подаетс на вход разрешени триггера 5. Одновременно на счетный вход триггера поступает сигнал с выхода элемента И k, определ ющий коэффициент заполнени . Таким образом, на выходе триггера по вл етс сигнал с необходимой частотой и необходимым коэффициентом запол нени . С выхода элемента И k сигнал через инверторы 6 и 7 сбрасывает счет чик 1 в нуль, т.е. происходит установ ка счетчика 1 в исходное состо ние, после чего счет импульсов начинаетс сначала. Измен управл ющие сигналы на шинах II-NMO) изменить коэффициент делени делител . В зависимости от коэффициента делени , измен число первых входов элемента 3 (число этих входов может равн тьс нулю Д число инверторов 9-К {, число их в некоторых случа х может равн тьс нулю. и число элементов 6-К (число их в некоторых случа х может равн тьс единице/ можно автоматически регулировать коэффициент заполнени выходных импульсов, т.е. регулировать скважность выходных импульсов. Делитель частоты с регулируемым коэффициентом делени обеспечивает возможность автоматической регулировки коэффициента заполнени выходных импульсов,.т.е. регулировать скважность выходных импульсов, что расшир ет функциональные возможности и область применени устройства. Формула изобретени Делитель частоты импульсов с регулируемым коэффициентом делени , содержащий счетчик, счетный вход которого соединен с входной шиной, а выходы подключены к первым входам разделительных элементов, вторые входы которых подключены к шинам сигналов управлени , а выходы соединены с входами многовходового элемента И, отличающийс тем, что, с целью регулировки скважности выходных импульсов , в него введены второй многовходовой элемент И, дополнительные инверторы, элементы ИСКЛЮЧАЮЩИЕ ИЛИ и счетный триггер, первый вход которого соединен с выходом первого многовходового элемента И, а второй вход подключен к выходу второго многовходоаого элемента И, перва , втора и треть группы входов которого соеди- , нены соответственно через дополнительные инверторы и элементы ИСКЛЮЧАЮЩ - выходами счетчика, причем вторые входы элементов ИСКЛЮЧАЮЩИЕ ИЛИ соединены с соответствующими шинами сигналов управлени , а вход сброса счетчика подключен к выходу первого многовходового элемента И. Источники информации, прин тые во внимание при экспертизе 1.AiBTOpcKoe свидетельство СССР №458953, кл. Н 03 К 23/24, 1973. The goal is achieved by the fact that the pulse frequency divider with an adjustable division factor contains a counter, the counting input of which is connected to the input bus, and the outputs are connected to the first inputs of the separation elements, the second inputs of which are connected to the control signal buses, and the outputs are connected to the inputs of the first of the multi-input element AND, the second multi-input element AND, the additional inverters, the EXCLUSIVE OR elements and the counting trigger, the first input of which is connected to the output of the first multi-input element, are introduced And, and the second input is connected to the output of the second multi-input element AND, the first and second and third groups of inputs of which are connected respectively via additional inverters and elements EXCLUSIVE OR OR with the outputs of the counter, and the second inputs of elements EXCLUSIVE OR connected to the corresponding buses of control signals , and the reset input of the counter is connected to the output of the first multi-input element I. The structural electrical circuit of the divider is shown in the drawing. The divider contains counter 1, separating elements 2-1, ..., 2-N, which are used as EXCLUSIVE OR elements, multi-input elements AND 3, trigger 5, elements 6-1 ,, 6-6 K EXCLUSIVE OR , inverters 7, 8 and inverters 9-19-K. An echo signal is fed to the input bus I), and to the buses 11-111-NC11 the control signal. Pulse frequency divider works in the following way. The input pulses to be divided by frequency are sent to the counting input of counter 1. From the output of counter 1, signals are sent to the first inputs of the separating elements 2-N, as well as to the corresponding inputs of the AND element, 9-K inverters and the first inputs of the 6 elements -K, for adjusting the fill factor to obtain, for example, symmetrical signals, the signals with the fill factor are equal. At the same time, from the buses 11 - N, signals go to the second inputs of the separating elements, and then to the second inputs the necessary elements ntov 6 K. At the same time, at the output of element 3, a signal appears, whose frequency is determined with a given division factor, which is fed to the trigger enable input 5. At the same time, the trigger output receives a signal from the output of the And k element, which determines the fill factor. Thus, at the trigger output, a signal appears with the required frequency and the required fill factor. From the output of the element Ik, the signal through inverters 6 and 7 resets the count of chick 1 to zero, i.e. the counter 1 is set to its initial state, after which the pulse counting begins again. Change the control signals on the II-NMO buses) change the divider division ratio. Depending on the division factor, varying the number of first inputs of element 3 (the number of these inputs may be zero; D the number of inverters 9-K, their number may in some cases be equal to zero. And the number of elements 6-K; cases can be equal to one / you can automatically adjust the fill factor of the output pulses, i.e., adjust the duty cycle of the output pulses. A frequency divider with an adjustable division factor allows you to automatically adjust the fill factor of the output pulses to adjust the duty cycle of the output pulses, which expands the functionality and application area of the device.A invention The pulse frequency divider with an adjustable division factor, containing a counter, the counting input of which is connected to the input bus and the outputs elements, the second inputs of which are connected to the control signal buses, and the outputs are connected to the inputs of the multi-input element AND, characterized in that, in order to adjust the duty cycle of the output pulses , a second AND multi-input element, additional inverters, EXCLUSIVE OR elements and a counting trigger, whose first input is connected to the output of the first AND multi-input element, are entered into it, and the second input is connected to the output of the second multi-input element AND, the first, second and third groups of inputs of which are connected -, respectively, through additional inverters and EXCLUSIVE elements - counter outputs, the second inputs of the EXCLUSIVE OR elements are connected to the corresponding control signal buses, and the reset input of the counter is Connected to the output of the first multi-entry element I. Sources of information taken into account during the examination 1.AiBTOpcKoe certificate of the USSR No. 458953, cl. H 03 K 23/24, 1973.
2.Авторское свидетельство СССР tf 515287, кл. Н 03 К 23/00, 1975.2. USSR author's certificate tf 515287, cl. H 03 K 23/00, 1975.