SU962968A1 - Устройство дл определени критического пути в графе - Google Patents

Устройство дл определени критического пути в графе Download PDF

Info

Publication number
SU962968A1
SU962968A1 SU813250523A SU3250523A SU962968A1 SU 962968 A1 SU962968 A1 SU 962968A1 SU 813250523 A SU813250523 A SU 813250523A SU 3250523 A SU3250523 A SU 3250523A SU 962968 A1 SU962968 A1 SU 962968A1
Authority
SU
USSR - Soviet Union
Prior art keywords
elements
group
inputs
output
input
Prior art date
Application number
SU813250523A
Other languages
English (en)
Inventor
Виктор Алексеевич Титов
Владимир Львович Гайдуков
Евгений Васильевич Кислинский
Виктор Михайлович Крикунов
Василий Васильевич Мачулин
Original Assignee
Военная Орденов Ленина,Октябрьской Революции И Суворова Академия Им.Ф.Э.Дзержинского
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Военная Орденов Ленина,Октябрьской Революции И Суворова Академия Им.Ф.Э.Дзержинского filed Critical Военная Орденов Ленина,Октябрьской Революции И Суворова Академия Им.Ф.Э.Дзержинского
Priority to SU813250523A priority Critical patent/SU962968A1/ru
Application granted granted Critical
Publication of SU962968A1 publication Critical patent/SU962968A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Description

Изобретение относитс  к вычислительной технике и может быть использовано при исследовании параметров сетевых графов.
Задача определени  максимального критического пути в графе зак.точаетс  в определении значени  величины, а также идентификации вершин, образующих максимальный критический путь в графе.
Известно устройство дл  определени  критического пути в графе, со-, держащее генератор ТчЭктовых импульсов; выход- которого подключен к входу первого элемента И, управл емый в-ход которого подключен к выходу элемента НЕ, вход которого подключен к выходу второго элемента И, по числу строк и столбцов матричной Mdдели графа цепочки из последовательно соединенных счетчиков и триггера, по числу столбцов матричной модели графа группы элементов И, дополнительный элементы НЕ, первый и вторые группы элементов И, регистрирующие счетчики, входы каждого из которых подключены к выходу третьего элемента И, управл емой вход которого подключен к выходу дополнительного элемента НЕ, выходы триггеров одноименного столбца матричной модели графа подключены к одноименным входам группы элементов И, выход которой подключен к входу дополнительного элемента НЕ и управл емому входу четвертого элемента И, выход которого подключен к одноименнок входу второго элемента И и входам счетчиков одноименной строки матричной
10 моде.пи графа, информационные входы третьего и четвертого элементов И подключены к выходу первого элемента И 1.
Существенным недостатком извест15 ного устройства  ал етс  низкое быстродействие , так как определение максимального критического пути осуществл етс  последовательно в три этапа, первые два из которых св заны
20 с занесением исходной информации о топологии и весов дуг моделируемого графа и подсчета импульсов в регистрирующих счетчиках весов дуг, а третий этап - со сравнением резуль25 татов двух подсчетов в схемах сравнени .
Наиболее близким к предлагаемому  вл етс  устройство дл  определени  максимальных путей в графах, содер30 жащее триггеры по числу.строк и столбцов матричной модели графа, группу элементов ИЛИ-НЕ по числу строк матричной модели графа, первую, вторую третью группы элементов И, группу счетчиков веса вершины, группу триггеров управлени , элемент ИЛИ, элементы И, г енератор тактовых импульсов , блок выбора кода максимального числа, дешифратор 2,
Устройство характеризуетс  недостаточно высоким быстродействием.
Цель изобретени  - повышение быстродействи  .
Указанна  цель достигаетс  тем, что в устройство дл  определени  критического пути в графе, содержащее 11ервую, вторую, третью и четвертую группы элементов И, группу элементов ИЛИ, группу регистрирующих счетчиков , блок выбора кода максимального числа, группу триггеров, дешифратор , счетчик, первый и второй элементы И, генератор тактовых импульсов , матричную модель сети, включающую элементы И, и фор.мирователи дуг, каждый из которых содержит триггер , причем выход генератора тактовых импульсов подключен к информационному входу первого и второго элементов и, выход второго элемента И соединен с информационными входами элементов И первой и второй групп выходы элементов И второй группы подключены соответственно к входам регистрирующих счетчиков группы, выходы которых соединены соответственно с информационными входами элементов И третьей группы,/ выходы которых подключены к соответствующим входам блока выбора кода максимального числа, выходы которого соединены с входами триггеров группы соот-ветственно , выход каждого из которых подключен к информационному входу соответствующего элемента И четвертой группы, управл ющие входы которых соединены с выходами дешифратора , вход которого подключен к выходу счетчика, вход которого соединен с выходом второго элемента И, выход каждого элемента И четвертой группы подключен к информационным входам элементов И одноименной строки матричной модели сети, в каждой строке матричной модели сети триггер формировател  дуг соединен с управл ющим входом элемента; И матричной модели сети соответственно, выходы элементон И каждого столбца матричной модели сети подключены к входам соответствующего элемента ИЛИ группы, выходы элементов ИЛИ груЬпы соединены с управл ющими входами элементов И третьей группы соответственно, введены третий элемент И, элемент НЕ, п та  группа элементов И, группа элементов НЕ, а в каждый формирователь дуг матричной модели сети
введен счетчик, выход которого подключен к входу триггера, выходы триггеров формирователей дуг одноименного столбца матричной модели сети соединены с входами соответствующих элементов И п той группы, выход каждого элемента И п той группы подключен через соответствую.щий элемент НЕ группы к управл ющему входу соответствующего элемента И второй группы , выходы элементов И первой группы соединены с входами третьего элемента И и с входами соответствующих счетчиков формирователей дуг матричной модели сети, выход третьего элемента И через элемент НЕ подключен к управл ющему входу первого элемента
На фиг.1 показана структурна  схема устройства дл  определени  критических путей в графах; на фиг.2 стпуктурнсш схема блока выбора кода максимального числа.
Устройство содержит матричную модель 1 сети, по числу строк и столбцов матрицы формирователи 2 дуг, включающие счетчики 3 и триггеры 4, элементы И 5, по числу столбцов матрицы п тую группу элементов И б, группу элементов ИЛИ 7, первую 8 и вторую 9 группы элементов И, группу элементов НЕ 10, группу регистрирующих счетчиков 11, третью группу элементов И 12, группу триггеров 13, четвертую группу элементов И 14, блок 15 выбора кода максимального числа, генератор 16 тактовых импульсов, первый элемент И 17, третий элемент И 18, элемент НЕ 19, второй элемент И 30, счетчик 21 и дешифратор 22, входы 23 и 23 устройства и выходы 23 и 23 .
Блок 15 выбора кода максимального числа (фиг.2) содержит поразр дные узлы 24, 24 J,..., 24у„ переноса, где m - максимальна  разр дность кода критического пути, котора  совпадает с разр дностью счетчиков 11,входные шины 25, , , , 25ц, элементы ИЛИ 26 и элементы И 27, элементы ИЛИ-НЕ 28, 28j,..., 28, входные шины 29 , 29, . . ., 29у,, выходные шины 30, 30,, . . ., 30 .
Модель 1 сети представл ет собой матрицуоднородных  чеек - формирователей дуг размером п-п.где п - максимсшьное число узлов моделируемого графа.
Устройство работает следующим образом .
В исходном состо нии все триггеры 13, счетчика 3,11 и 21 наход тс  в нулевом состо нии, а триггеры 4 в единичном состо нии. Первоначально в модель 1 заноситс  информаци  о топологии моделируемого графа в транспонированном виде относительно неглавной диагонали матрицы. При этом триггеры 4 формирователей 2, моделирующих ветви графа,, устанавливаютс  IB нулевое состо ние. Соответствующий формирователь 2 определ етс  пересечением строки с номером,равным номеру начального узла моделируемой ветви,и столбца с номером, равным номеру ее конечного узла. В счетчики 3 соответствующих формирователей 2 занос тс  числа импульсов, дополн ющие длительности ветвей до полной емкости счетчиков. После занесени  исходной информации на входах элементов И6, объедин ющих входы формирователей 2 в столбцах, соответствующих конечным узлам моделируемого графа, по вл ютс  высокие потенциалы. Это объ  сн етс  тем, что в однонаправленном графе без циклов и петель конечные узлы не содержат выход щих ветвей, поэтому триггеры 4 формирователей 2, наход щихс  в этом столбце, наход тс в единичном состо нии. Определение вершин графа, образующих критический путь, осуществл етс  в три этапа. На первом этапе осуществл етс  определение максимальных времен от данной вершины до конечной в модели.руемом графе. При этом с по влением пускового сигнала на входе 23//счетные импульсы с выхода генератора 16 через первый элемент И 17 поступают на информационные входы первых 8 и вторых 9 групп элементов И. Первоначально эти импульсы проход т через элементы И 9,- (i 1, п-1) на входы счетчиков 11 (через элемент И 9j, счетные импульсы не проход т, так как он закрыт низким потенциалом свыхода элемента НЕ lOy,) . Одновременно счетные импульсы проход т через элемент И 8 на входы счетчиков Зил (J 1|П) п-ой строки матричной модели графа, а также на п-ый вход элемента И 18.
Отсчитав число импульсов, пропорциональное весу моделируемой дуги, Счетчик 3 одного из формирователей п-ой стррки переполн етс , устанавливаетс  в единичное состо ние соответствующий триггер 4, и На вход соответствующего элемента И б поступает высокий потенциал с единичного вы хода этого триггера. Если на остальных входах этого элемента И 6 присутствуют высокие потенциалы, то на его выходе по вл етс  разрешающий потенциал. Это свидетельствует о томчто веса дуг, вход щих в узел, номер которого соответствует номеру столбца формирователей 2, объединенных этим элементом И 6, сформированы. Пр этом формируетс  разрешение поступлени  импульсов на входы счетчиков 3 формирователей 2 ветвей графа, исход щих из сформированного узла. Одновременно с выхода элемента НЕ 10 одноименного столбца снимаетс  низкий потенциал, который прекращает
подачу счетных импульсов на вход счетчика 11, где фиксируетс  максимальное от данной вepши cы до конечной в моделируемом графе врем ,
Вычисленный процесс продолжаетс  до тех пор, пока на входах элементов И 6 будут присутствовать высокие потенциалы . Это свидетельствует о том, что все узлы моделируемого графа сформированы. При этом на выходе элемента И 18 по вл етс  высокий потенциал , который поступает на выход 23, устройства и свидетельствует об окончании первого этапа вычислений, а также через элемент НЕ 19 прекращает подачу счетных импульсов с генератора 16 через элемент И 17. На этом первый этап работы устройства заканчиваетс .
На втором этапе заноситс  только информаци  в виде матрицы смежности моделируемого графа, при этом в единичное сос о ние ycтaнaвJ ивaютc  триггеры 3, моделирук цие ветви графа , а также 13 и 13 , соответствующие конечной и начальной вершинам. После занесени  исходной информации на вход 23/2 (начинаетс  третий этап работы устройства) подаетс  разрешающий сигнал, в результате чего счетные импульсы с выхода генератора 16 поступают на вход счетчика 21, первый выход которого подключен к входу де1 фратора 22, выходные шиНы jcoToporo подсоединены к одноименным управл ющим входам элементов И 14. Если при этом соответству рщий тригге 13 находитс  в единичном состо нии, то высокий потенциал с его выхода через элемент И 14 поступает на управл емые входы элементов И 5 одноименной строки матричной модели сети и далее через элемент ИЛИ 7 только на те управл емые входы элементов И 12, которым в данной строке матричной модели сети соответствует дуга графа, т.е. единичное состо ние триггера 4. Наличие высоких потенциалов на управл емых входах элементов И 12 с выходов элементов И 5 обеспечивает поступление кодов с выходов счетчиков 11 на входы блока 15, который, в свою очередь, обеспечивает выбор максимального из поступивших кодов, при этом соответствующие триггеры 13 перебрасываютс  в единичное состо ние и т.д. Процесс поиска максимального критического пути заканчиваетс  при по влении единичного сигнала на втором выходе счетчика 21 (выход 234.) .
Блок 15 обеспечивает поиск максимального кода из множества кодов, зафиксированных на счетчиках 11.Дл  этого на входы 29 блока 15 через открытые элементы И 12 поступают коды с единичнь1х выходов счетчиков 11. В первый момент анализируютс  старшие
разр ды. Если хот  бы один из старших разр дов чисел равен 1, то на выходе элемента ИЛИ-НЕ 28 формируетс  О, который служит сигналом запрета дл  каждого иэ остальных чисел. При этом, если старший разр д i-ro числа равен О, то все i-ые разр ды не проход т через элементы И 27 i-ой группы первого поразр дного узла переноса. Если старший разр д i-ro числа равен 1, то i-oe число проходит через элементы И 27 i-ой группы первого поразр дного узла 24 переноса.
Если старшие разр ды всех чисел равны О, то на выходе элемента ИЛИ-НЕ 28 формируетс  1, которгш дает разрешение на прохождение всех п чисел через элементы И 27 узла 24;j
А
ГО, если нет дуги из i-ой вершины в j-ую; где а.-1
5 1.1, если есть дуга из i-ой вершины в j-ую;
i,j 1; 7;
- врем  длительности дуги из i-ой вершины в j-ую.
После занесени  исходной информации и подачи разрешающего сигнала на вход 23 на выходе элемента И 6 присутствует высокий потенциал, поэтому через элемент И 87 проход т счетные импульсы от генератора 16 через элемент И 17 на входы счет .чинов 3 седьмой строки матричной сети , а элементы И (i 1;6) на . входы счетчиков 11. Через t;., 2, т.е. с приходом второго импульба переполн етс  счетчик 3 седьмой строки шестого столбца, импульс переполнени  которого перебрасывает в единичное состо ние соответствук дий триггер 4-j, поэтому на выходе элемента И 6(| по вл етс  высокий потенциал, который разрешает.подачу импульсов через элементы И 8 на входы счетчиков 3 шестой строки матричной модели . Одновременно элемент НЕ 10 прекреицает подачу импульсов на счетчик ll(j , показани  которого в данный момент времени равны t;-j 2.
Аналогично с приходом п того импульса переполн ютс  счетчики 3tг
переноса. Вторым элементом ИЛИ-НЕ 28 х совместно с элементами ИЛИ 26 поразр дного узла 242переноса анализируютс  вторые по старшинству разр да чисел таким же образом, как и старших разр дов и т.д. Позиционный код номера экстремального числа получаетс  путем совпадени  всех сигналов запрета, сформированных в каждом i-oM поразр дном узле переноса. При сигналах запрета, равных 1, на выходе блока 15 формируетс  позиционный код с 1 в разр де, соответствующем максимальному коду.
П р и м е р . Пусть задан граф, описываемый матрицей А смежности и транспонированной относительно неглавной диагонали матрицей Т длин дуг:
со00
ОО00(ЮОО
200ое ОоОООО 400ООООООсо
300ООООООСХЗ
ОО23ОООООО
со34500«о
оо0000ОО72
.3 и 3-J.5, перебрасываютс  в единичное состо ние соответствующие триггеры 4, после чего по вл ютс  высокие потенциалы на выходах элементов И 65 и 6 ; счетные импульсы далее поступают на счетчики 3 четвертой и п той строк, и прекращаетс  поступление импульсов на счетчики 11д и llj., где фиксируютс  коды числа 7 и т.д. Переходной процесс продолжаетс  до тех пор, пока на выходах всех элементов И 6 не пойв тс  высокие потенциалы. В результате на счетчиках 11 фиксируютс  следующие значени : 14; 9; 10; 7; 7; 2; 0. Эти значени  соответствуют максимальным временам от данной вершины до конечной дл  всех вершин моделируемого графа.

Claims (2)

  1. Далее заноситс  информаци  о топологии графа в матричную модель сети в виде матрицы А смежности, -при этом также устанавливаютс  в единичное состо ние триггеры 13 и 137 После подачи разрапающего сигнала на вход 5 232. импульсы с генератора 16 поступают на вход счетчика 21, где фикси руетс  код числа 1, поэтому на выходе дешифратора 22 возбуждаетс  перва  выходна  шина, и на управл емый вход элемента И 14 подаетс  разрешающий сигнал. Поскольку триггер 13, находитс  в единичном со- сто нии , то на управл емых входах элементов И 5 первой строки присутствуют высокие потенциалы, благодар чему высокие потенциалы с выходов элементов И 5, 5 , 5 через элементы ИЛИ 7j|, 7 и 7; поступают науправл емые входы элементов И 12j, 12, 12;, через которые коды с единичных выходов счетчиков 11, Из 11 поступают на входы блока 15. На выходе блока 15 по вл етс  позиционный код, соответствующий максимальному коду из поступивших, в дан ном случае в единичное состо ние пе ребрасываетс  триггер 13з. После этого на вход счетчика 21 поступает очередной импульс, и в счетчике фик сируетс  код числа 2. Так как на вы ходе дешифратора возбуждаетс  втора шина и триггер 13 находитс  в нулевом состо нии, то низкий потенци ал поступает на управл емые входы . элементов И 5 второй строки матричной модели сети, поэтому на вхрд блрка 15 не поступают коды с выходов Счетчиков 11. Далее с приходом очередного счетного импульса на вхо счетчика 21 на выходе дешифратора 22 возбуждаетс  треть  выходна  шина , по которой подаетс  высокий потенциал на элемент И 14. Следовательно , высокий потенциал поступает на управл емые входы элементов И 5 третьей строки матричной модели сет В результате только на выходах элементов ИЛИ 7 и 7 по вл ютс  высокие потенциалы, которые поступают н управл етиые входы элементов И групп 12g , и т.д. В результате кри тический путь моделируемого графа составл ет вершины 1; 3; б и 7. Таким образом, предлагаемое устройство обеспечивает повышение быстродействи  при определении максимального пути в графе. Формула изобретени  Устройство дл  определени  крити ческого пути в графе, содержащее первую, вторую, третью и четвертую группы элементов И, группу элементо ИЛИ, группу регистрирующих счетчико блок выбора кода максимального числ группу триггеров, дешифратор, счетчик , первый и второй элементы И, ге нератор тактовых импульсов, матричную модель сети, включающую элемент И, и формирователи дуг, кгикдый из . которых содержит триггер, причем выход генератора тактовых импульсов подключен к информационному входу первого и второго элементов И, выход второго элемента И соединен с информационными входами элементов И первой и второй групп, выходы элементов И второй группы подключены соответственно к входам регистрирующих счетчиков группы, выходы которых соединены соответственно с информационными входами элементов И третьей группы,- выходы которых подключены к соответствующим входам блока выбора кода максимального числа, выходы которого соединены с входами триггеров группы соответственно, выход каждого из которых подключен к информационному входу соответствующего элемента И четвертой группы, управл ющие входы которых соединены с выходами дешифратора, вход которого подключен к выходу счетчика, вход которого соединен с выходом второго элемента И, выход каждого элемента И четвертой группы подключен к информационным входам элементов И одноименной строки матричной модели сети, в каждой строке матричной модели сети триггер формировател  дуг соединен с управл ющим входом элемента И матричной модели сети соответственно , выходы элементов И каждого столбца матричной модели сети подключены к входам соответствующего элемента ИЛИ группы, выходы элементов ИЛИ группы соединены с управл ющими входами элементов И третьей группы соответственно, отличающеес  тем, что, с целью повышени  быстродействи , в него введены третий элемент И, элемент НЕ, п та  группа элементов И, группа элементов НЕ, а в каждый формирователь дуг матричной модели сети введен счетчик, выход которого подключен к входу триггера, выходы триггеров формирователей дуг одноименного столбца матричной модели сети соединены с входами соответствующих элементов И п той группы, выход каждого элемента И п той группы подключен через соответствующий элемент НЕ группы к управл ющему входу соответствующего элемента И второй группы, выходы элементов И первой группы соединены с входами третьего элемента И и с входами .соответствующих счетчиков формирователей дуг матричной модели сети, выход третьего элемента И через элемент НЕ подключен к управл ющему входу первого элемента И. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР по за вке 2683352/24, кл.С 06 F 15/20, 1978.
  2. 2.Авторское свидетельство СССР по за вке 3007322/24, кл.С 06 F 15/20, 1980 (прототип). ./ r-lfr f
SU813250523A 1981-02-26 1981-02-26 Устройство дл определени критического пути в графе SU962968A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813250523A SU962968A1 (ru) 1981-02-26 1981-02-26 Устройство дл определени критического пути в графе

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813250523A SU962968A1 (ru) 1981-02-26 1981-02-26 Устройство дл определени критического пути в графе

Publications (1)

Publication Number Publication Date
SU962968A1 true SU962968A1 (ru) 1982-09-30

Family

ID=20943944

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813250523A SU962968A1 (ru) 1981-02-26 1981-02-26 Устройство дл определени критического пути в графе

Country Status (1)

Country Link
SU (1) SU962968A1 (ru)

Similar Documents

Publication Publication Date Title
SU962968A1 (ru) Устройство дл определени критического пути в графе
SU942030A1 (ru) Устройство дл определени минимальных путей в графах
SU947869A1 (ru) Устройство дл определени максимальных путей в графах
SU1076909A1 (ru) Устройство дл исследовани путей в графе
SU1285487A1 (ru) Устройство дл определени максимальных путей в графах
SU1376097A1 (ru) Устройство дл моделировани сетевых графов
SU888115A1 (ru) Датчик случайных чисел
SU1070560A1 (ru) Устройство дл моделировани сетевых графов
SU1658171A1 (ru) Устройство дл решени задач на графах
SU744592A2 (ru) Устройство дл определени максимальных величин путей в графах
SU995094A1 (ru) Устройство дл определени максимальных путей в графах
SU1465892A1 (ru) Устройство дл моделировавани технологии программировани
SU824178A1 (ru) Генератор потоков случайных событий
SU622082A1 (ru) Программное устройство
RU2055397C1 (ru) Устройство для определения экстремальных путей графа
SU752813A1 (ru) Кольцевой счетчик
SU798854A1 (ru) Устройство дл моделировани сетевыхгРАфОВ
SU834691A1 (ru) Устройство дл ввода информации
SU1383386A1 (ru) Устройство дл определени максимальных путей в графах
SU851401A1 (ru) Устройство дл определени среднегоиз TPEX дВОичНыХ чиСЕл
SU1383389A1 (ru) Устройство дл моделировани сетевых графов
SU1654819A1 (ru) Генератор случайных величин
SU1651293A1 (ru) Имитатор дискретного канала св зи
SU1005066A2 (ru) Устройство дл исследовани путей в графах
SU694860A1 (ru) Устройство дл вычислени логарифмов чисел, представленных единичными кодами