SU959106A1 - Аналого-цифровое устройство дл вычислени суммы парных произведений - Google Patents

Description

(54) АНАЛОГО-ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СУММЫ ПАРНЫХ ПРОИЗВЕДЕНИЙ

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в различных специализированных устройствах моделировани  систем уравнений, фильтрации сигналов, обработки информации и т. п. лц  вычислени  суммы парных произведений аналоговых величин Х , на коэффициенты aj с представлением результата в цифровом виде.

Известно устройство дл  вычислени  суммы парных произведений, -содержащее регистры, блоки умножени , сумматоры и

блоки промежуточной пам ти 1.

Недостатком этого устройства  вл етс  невысокое бьгстродействие.

Известно также устройство дл  вычислени  суммы парных произведений, содержащее коммутаторы, аналого-цифровой преобразователь , мультиплексор, компаратор, ключи, блок аналоговой пам ти и блок управлени  2./

Недостатками устройства  йл ютс  пониженные точность и быстродействие.

Claims (3)

1. Наиболее близким к изобретению  вл етс  аналого-цифровое устройство дл  вычислени  суммы парных произведений, содержащее счетчик, группу элементов И, подключенных первыми входами к первому выходу блока управлени , а выходами к входам накапливающего сумматора, выходы которого  вл ютс  выходами устройства, а вторые входы элементов И группы соединены с выходами разр дов счетчика и с первыми входами элементов ИЛИ группы, подключенных вторыми входами к цифровым входам элементов И второй группы, соединенных выходами с установочными входами разр дов второго счетчика, подключенного выходом к первому входу триггера, а вычитающим входом - к выходу первого элемента И, соединенного первым входом с щиной тактовых импульсов, а вторым входом - с выходом триггера и с первым входом второго элемента И, подключенного выходом к счетному входу первого счетчика, а вторым входом - квыхюду преобразовател  аналог-частота, соединенного входом через коммутатор с аналоговыми входами устройства, причем управл ющий вход первого счетчика второй вход триггера и вторые входы элементов И второй группы подключены к соответствующим входам блока управлени  3. Недостатком известного устройства  вл етс  пониженное быстродействие, так как в нем врем  вычитани  суммы парных произведений пр мо пропорционально количеству суммируемых пар произведений. Целью изобретени   вл етс  повышение быстродействи  устройства. Цель достигаетс  тем, что в аналого-циф ровое устройство дл  вычислени  суммы парных произведений, содержащее счетчик, группу элементов И, подключенных первыми входами к первому выходу блока управлени , а выходами к входам накапливающего сумматора, выходы которого  вл ютс  выходами устройства, дополнительно введены сумматор, цифроаналоговый преобразователь , блок приоритетов, шифратор, блок пам ти коэффициентов и группа компараторов , соединенных первыми входами с аналоговым входами устройства, вторыми входами с выходом цифроаналогового преобразовател , а выходами с входами блока . приоритетов, подключенного управл ющим выходом к первому входу блока управлени , а информационными выходами - к входам шифратора, соединенного выходами с первой группой адресных входов блока пам ти коэффициентов, втора  группа адресных входов которого подключена к группе выходов блока управлени , входы записи к цифровым входам устройства и к суммируюШ .ИМ входам дополнительного сумматора, а выходы к вычитающим входам дополнительного сумматора, соединенного выходами со вторыми входами элементов И, а управл ющим входом - со вторым выходом блока управлени , подключенного вторым входом к шине тактовых импульсов, а первым выходом - к счетному входу счетчика, выходы разр дов которого соединены с входами цифроаналогового преобразовател . Кроме того, блок управлени  содержит счетчик, два элемента И и переключатель режимов, первый выход которого соединен с первым входом первого элемента И и со вторым выходом блока управлени , а второй выход с первым входом, второго элемента И, подключенного вторым входом к второму входу блока управлени  и к второму входу первого элемента И, соединенного выходом со счетным входом счетчика, выходы разр дов которого подключены к группе выходов блока управлени , а третий вход и выход элемента И соединены соответственно с первым входом и с первым выходом блока управлени . На фиг. 1 представлена структурна  схема аналого-цифрового устройства дл  вычислени  суммы парных произведений; на фиг. 2 - схема блока управлени . Устройство (фиг. 1) соедржит группу компараторов 1, цифроаналоговый преобразователь 2, счетчик 3, блок 4 приоритетов, шифратор 5, блок 6 пам ти коэффициентов. дополнительный сумматор 7, rpynfiy 8 элементов И, накапливающий сумматор 9 и блок 10 управлени . Компараторы 1 соединены первыми входами с аналогрвыми входами 11 устройства, вторыми входами с выходом преобразовател  2, а выходами с входом блока 4 приоритетов. Блок 4 подключен управл ющим выходом к первому входу 12 блока 10 управлени , а информационными выходами к входам шифратора 5, соединенного выходами с первой группой адресных входов блока 6 пам ти. Блок 6 подключен второй группой адресных входов к группе выходов 13 блока 10 управлени , входами записи к цифровым входам 14 устройства и к суммирующим входам сумматора 7, а выходами к вычитающим входам сумматора 7, соединенного управл ющим входом со вторым выходом 15 блока 10. Элементы И группы 8 соединены первыми входами с первым выходом 16 блока 10 управлени , вторыми входами с выходами сумматора 7, а выходами с входами сумматора 9. Выходы сумматора 9  вл ютс  выходами 17 устройства. Блок 10 управлени  подключен вторым входом 18 к шине тактовых импульсов, а первым выходом 16 к счетному входу счетчика 3, выходы разр дов которого соединены с входами преобразовател  2. Блок 10 управлени  может быть выполнен содержащим (фиг. 2) счетчик 19, два элемента И 20 и 21 и переключатель 22 режимов, первый выход которого соединен с первым входом первого элемента И 20 и со вторым выходом 15 блока 10, а второй выход с первым входом второго элемента И 21, подключенного вторым входом к. второму входу 18 блока 10 и к второму входу элемента И 20, соединенного выходом со счетным входом счетчика 19, выходы разр дов которого подключены к группе выходов 13 блока 10, а третий вход и выход элемента И 21 соединены соответственно с первым входом 12 и с первым выходом 16 блока 10 управлени . Блок 4 приоритетов представл ет собой комбинационную схему, построенную на элементах И и ИЛИ, обеспечивающую выделение сигнала прерывани  с более высоким приоритетом и работающего подобно цепочке сквозного переноса сумматора. Блок 4 и щифратор 5 могут быть реализованы, например, на микросхеме К500 ИВ 165 «кодирующий элемент с приоритетом. Устройство работает следующим образом. В режиме «Загрузка, когда на первом выходе переключател  22 режимов блока 10 управлени  стоит высокий потенциал, блок 10 управлени  подключает на входы сложени  сумматора цифровые входы 14 устройства и с помощью счетчика 19 формирует последовательность адресов на вторую группу адресных входов блока 6 пам ти, в соответствии с которыми осуществл етс  запись кодов коэффициентов с входов 14 в блок 6 пам ти. Сумматор 7 при этом производит суммирование кодов коэффицицентов. После передачи и записи всех коэффициентов , в сумматоре 7 будет накоплена сумма кодов всех коэффициентов. В режиме «Работа, когда на втором выходе переключател  22 режимов стоит высокий потенциал, блок 10 управлени  по выходу 15 подключает на вычитающие входы сумматора 7 выходы блока 6 пам ти и разрешает прохождение тактовых импульсов по выходу 16 на вход счетчика 3 и первые входы элементов И группы 8. Каждый тактовый импульс осуществл ет передачу содержимого сумматора 7 через группу элементов И 8 в накапливающий сумматор 9. Счетчик 3 осуществл ет подсчет количества тактовых импульсов с начала цикла, при этом содержимое его передаетс  на вход цифроаналогового преобразовател  . 2, на выходе которого получаетс  ступенчатонарастающее напр жение. В момент сравнени  ступенчато-нарастающего напр жени  с аналоговыми величинами х-, , подключенными на первые входы компараторов 1, на выходах компараторов по вл ютс  сигналы, которые, пройд , блок 4 приоритетов , шифруютс  шифратором 5 таким образом , что позиционный код на выходе блока 4приоритетов превращаетс  в двоичный код номера компаратора. Двоичный код номера компаратора с выхода шифратора 5поступает на первую группу адресных входов блока 6 пам ти, в соответствии с которым осуществл етс  считывание коэффициентов а, соответствующих номеру сработавшего компаратора. Считанные коэффициенты с выходов блока 6 пам ти поступают на вычитающие входы сумматора 7, который осуществл ет вычитание считанного коэффициента aj из общей суммы всех коэффициентов . Изменившеес  в течение цикла содержимое сумматора 7 каждым тактовым импульсом передаетс  в накапливающий сумматор 9. За период цикла развертки ступенчатонарастающего напр жени  срабатывают все компараторы 1, каждый из которых осуществл ет вычитание соответствующего ему коэффициента а из общей суммы коэффициентов . При этом получаетс , что каждый тактовый импульс, поступивщий на вход счетчика 3, умножаетс  на код, равный сумме коэффициентов, соответствующих не сработавшим компараторам. В результате чего в накапливающем сумматоре 9 накапливаетс  величина, равна  сумме произведений ... S. неодновременном срабатывании компараторов 1 блок 4 приоритетов практически не задерживает прохождение такто . вых импульсов на выход 16 блока 10 управлени . Однако при одновременном срабатывании нескольких компараторов 1 блок 4 по управл ющему выходу через блок 10 управлени  (элемент И 21 на фиг. 2) запрещает прохождение тактовых импульсов на вход счетчика 3 и первые входы элементов И группы 8. При этом блок 4 последовательно подключает сработавщие компараторы 1 на входы шифратора 5, который выдает на первую группу адресных входов блока 6 пам ти номера сработавших компараторов, в соответствии с которыми считываютс  соответствующие им коэффициенты и вычитаютс  из общей суммы коэффициентов. После подключени  к шифратору 5 всех одновременно сработавших компараторов 1 блок 4 приоритетов по управл емому выходу через блок 10 управлени  разрешает прохождение тактовых импульсов на вход счетчика 3 и элементы И группы 8 до следующего момента одновременного срабатывани  компараторов 1 или до конца ступенчато-нарастающеи развертки. В отличие от прототипа, где дл  преобразовани  каждой аналоговой величины х; требуетс  один цикл развертки, в рассмотренном устройстве за один цикл развертки происходит срабатывание всех компараторов . При этом врем  вычислени  iajXjHe зависит от количества пар сомножителей. Следовательно, выигрыш данного устройства по быстродействию по сравнению с прототипом составл ет N паз и увеличиваетс  с ростом числа пар сомножителей. Формула изобретени  Аналого-цифровое устройство дл  вычислени  суммы парных произведений, содержащее счетчик, группу элементов И, подключенных первыми входами к выходу блока управлени , а выходами - к в.чодам накапливающего сумматора, выходы которого  вл ютс  выходами устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства, в него дополнительно введены сумматор, цифроаналоговый преобразователь , блок приоритетов, шифратор. блок пам ти коэффициентов и группа компараторов , соединенных первыми входами с аналог;)Выми входами устройства, вторыми входами - с выходами цифроаналогового преобразовател , а выходами - с входами блока приоритетов, подключенного управл ющими выходами к первому входу блока управлени , а информаци онными выходами - к входам шифратора, соединенного выходами с первой группой адресных входов блока пам ти коэффициентов, втора  группа адресных входов которого подключена к группе выходов блока управлени , входы записи - к цифровым входам устройства и к суммирующим входам дополнительного

   сумматора, а выходы - к вычитающим входам дополнительного сумматора, соединенного выходами со вторыми входами элементов И, а управл ющим входом - со вторым выходом блока управлени , подключенного вторым входом к щине тактовых импульсов , а первым выходом - к счетному входу счетчика, выходы разр дов которого соединены с входами цифроаналогового преобразовател .
2. 2. Устройство по п. 1, отличающеес  тем, что блок управлени  содержит счетчик, два элемента И и переключатель режимов, первый выход которого соединен с первым входом первого элемента И и со вторым выходом блока управлени , а второй выход - с первым входом второго элемента И, подключенного вторым входом к второму

   fif

   входу блока управлени  и к второму входу первого элемента И, соединенного выходом со счетным входом счетчика, выходы разр дов которого подключены к группе вь1ходов блока управлени , а третий вход и выход второго элемента И соединены соответственно с первым входом и первым выходом блока управлени .

   Источники информации,

   прин тые во внимание при экспертизе

   1. Авторское свидетельство СССР № 788105, кл. G 06 F 7/38, 1976.

   .2. Авторское свидетельство СССР по за вке № 2884790/18-24, кл. G 06 G 7/16, 1979.
3. 3. Авторское свидетельство СССР № 540270, кл. О 06 J 1/00, 1975 (прототип ).