Claims (2)
Изобретение относитс к автоматике и вычислительной технике н может быть использовано также в област х техники средств св зи в радиолокации с цифровой обработкой сигналов. Известно устройство дл сравнени чисел, содержащее регистры элемента И, ИЛИ, НЕ 1. Недостатком этого устройства вл етс низ кое быстродействие., Наиболее близким к предложенному техническому решению вл етс устройство, содержащее элементы И, ИЛИ, регистрыС 2J. Это устройство позвол ет выделить максимальное или минимальное число, но не позвол ет определ ть номера канала, по которому это число прошло. Кроме того, во многих случа х при наличии помех необходимо иметь повышенную достоверность определени каналов с максимальнь1М числом. Цель изобретени - повышение достоверности определени экстремального числа. Цель достигаетс тем, что в устройстве дл . срапнечи чисел, содержащем п узлов анализа. коммутатор, элементы ИЛИ,-причем выход результата каждого i-ro узла анализа соединен с 7-ым входом первого злемента ИЛИ, где , 2. . . п, выход которого подключен к входу блокировки коммутатора, входна шина каждого i-ro числа соединена с информационным входом i-ro узла анализ, вход начальной установки устройства соединен с первым управл ющим входом KOMMyraTqpa и с. первым управл ющим входом каждого узла анализа, выход предварительного разделени кгшсдого i-ro узла анализа подключен к i-ому входу второго элемента ИЛИ, выход которого соединен с вторым управл ющим входом коммутатора, вход задани режима устройства подключен к второму управл ющему входу каждого узла анализа, первый , второй и третий выходы синхронизации коммутатора подключены к первому, второму и третьему входам синхронизации соответственно каждого узла анализа, выходы поразр дного анализа первого и второго уровней каждого i-ro узла анализа соединены с i-ими информационными входами первой н второй групп соответственно коммутатора, выход переноса первого уровн каждого i-ro узла анализа подключен к i-ому входу переносов первой группы входов 1, 2. . ., vii-1, i+1,. . . n-rp узлов анализа, выход переноса второго уровн каждого i-ro узла анализа соединен с i-ым входом переносов второй группы входов 1,2 ..., i-1, i+1, . , . n-го узлов анализа, первый и второй выходы управлени коммутатора подключены к третьему и четвертому управл ющшу входам узлов анализа. Кроме того, в нем каждый узел анализа состоит из сумматора по mod 2;Деишфраторов счетчика, триггеров, злементов И, узл тации, причем информационный вход узла соединен с первым входом сумматора по mod 2, выход которого подклю 1ен к выходу поразр дного анализа узла и к первому входу первого злемента И, выход которого соединен с информационным входом первого триггера, пр мой выход которого подключен ко второму входу первого элемента И и к выходу переносов первого уробн узла анализа, инверсный - к первому входу первого дешифратора, выход которого соединен с выходом предварительного разделени узла и с информационным входом счетчика, выходы которого соединены с входами узла коммутащш, выход которого подключен к выходу поразр дного анализа второго уровн узйа и первому входу второго элемента И, выход которого соединен с первым входом второго элемента И, выход которого подключен к информационному входу второго триггера, пр мой выход которого соединен с вторым входом второго элемента И и с вых дом переноса второго уровн узла анализа, а инверсный - с первым входом второго дешиф ратора, выход которого подключен к выходу результата узла анализа, первый и второй вход синхронизации узла соединены с входами синхронизации первого и второго триггеров соответственно, первый управл ющий вход узла анализа подключен ко входу установки в нулевое состо ние первого триггера, третий вход синхронизации узла анализа соединен с управл ющим входом узла коммутации, первый и второй управл ющие входы узла подключены к входам установки в нулевое состо ние второго триггера и счетчика соответственно. Причем, коммутатор состоит из злементов И, ИЛИ, триггеров, формирователей импульсов счетчика, при этом первый вход управлени коммутатора соединен с информационным вхо дом счетчика, выход переноса которого подключен к первому входу, первого формировател импульсов, выход которого соединен с первым управл ющим выходом коммутатора и с входом второго формировател импульсов, выход которого подключен к входу установки в единичное состо ние первого триггера, пр МОЙ выход которого соединен с первым входом первого злемента И и с входом третьего формировател , выход которого подключен к второму управл ющему входу коммутатора, информационные входы первой и второй групп коммутатора соединены с входами первого и второго элементов ИЛИ соответственно, выход первого элемента ИЛИ подключен к первому входу второго элемента И, выход которого соединен ; с первым выходом синхронизации коммутатора, первый выход генератора тактовых сигналов подключен к выходу коммутатора, второй выход генератора тактовых сигналов соединен с вторым входом второго элемента И и с вторым входом первого элемента И, выход второго элемента ИЛИ подключен к третьему входу первого элемента И, ВХОД блокировки коммутатора соединен с входом установки в нулевое состо ние второго триггера, второй вход управлени коммутатора подключен к второму входу первого формировател импульсов и к входу установки в нулевое состо ние второго триггера, пр мой выход которого соединен с третьим входом второго элемента И, выход третьего формировател и первого элемента И подключены соответственно к первому и второму управл ющим входам коммутатора. На чертеже приведена блок-схема устройства . Устройство содержит п узлов анализа 11, Ь ... (, , каждый из которых состоит из элемента И 2, триггера 3, дещифратора 4, сумматора 5 по mod 2, сче1чика 6, узла коммутации 7, элемента И 8, триггера 9, дешифратора 10, злемента ИЛИ 11, коммутатор 12, состо щий из генератора тактовых сигналов 13, элементов И 14 и 15 триггера 16, счетчика 17, формировател импульсов 18 и 19, триггера 20, формировател импульсов 21, элемента ИЛИ 22, вход начальной установки 23, вход опроса 24. На вход сумматора по модулю два 5 каждого узла анализа .1 поступают сравниваемые числа в последовательном коде старшими разр дами вперед и через элемент И 2 попадают на D -вход триггеров. В момент прихода на D-вход синхронизации триггера импульса из коммутатора 12 происходит запись значени этого разр да в триггер. Если данный разр д имеет значение О, то обратной св зью с выхода триггера на схему совпадени запрещаетс дальнейщее изменение, информации на выходе этого D-триггера. По мере по влени нулей в разр дах - остальных каналов информации отключаетс от все больщее количество триггеров 5, пока не останетс один, не сработавший триггер. В дешифраторе 4 этого узла анализа вырабатываетс сигнал, говор щий о наличии в этом канале максимального числа. Как только по вл етс такой сигнал на выход дешифратора 4, он проходит через элемент ИЛИ 22 на один из входов триггера 16 коммутатора 12. При-этом сигнал с выхода проти воположного плеча этого триггера закрывает элемент И 14 н тактовые импульсы перестают поступать на входы сишсрош1за аш -фштеров. Таким образом, состо ние этх триггеров не мен етс до прихода импульса к входу началь ной установки 23, который возвращает их в нулевое состо ние. Когда на коммутатор 12 приходит импульс к входу опроса 24, он попадает на другой вхо триггера 16, при этом на элемент И 14 приходит отгнал разрешени , и тактовые импульо. начинают поступать на триггеры. Таким образом , повтор ютс циклы определени канала с экстремальным числом. В тех случа х, когда описанное устройство должно определить канал с максимальным числом, получающимс в результате фильтрации сигнала из шума, однократно прин тое решени будет не достоверно. Поэтому дальше производитс усредаение прин тых решений за определенный промежуток времени, дл чего в каждом из каналов рассматриваемого устройства после дешифраторов 4 включены счетчики которые подсчитывают количество прин тых каналов. ,- Полученные за врем накоплени в счетчиках «шсла с помощью узлов коммутащ1И 7 поступают на вход злементов И 8 и далее на триггеры 9, за которыми включены дешифрато ры 10. Выходы этих дешифраторов через второй элемент ИЛИ 11 соединены с вторым входом триггера 16. Выходы дешифраторов 10 вл ютс выходами устройства, по которым . определ етс номер канала, содержащего максимальное число. Накопленные в счетчиках 6 числа начинают сравниватьс после того, как в результате совп падени выходного сигнала .счетчика 17 .и кмпульса с выхода элемент ИЛИ 22 формироват ли 18 и 19 сформируют импульсы, которые производ т установку триггеров 9 и перебрасывают триггер 20, в результате чего вьфабатываетс сигнал, открывающий элемент И 15. С выхода этого элемента тактовые импульсы начинают поступать на входы синхронизации триггеров 9. Эти триггеры срабатывают по мере по влени нулей в соответствующих разр дах до тех пор, пока не останетс один не сработавший триггер. Пр мые и ииверсиые выходы триггеров 9 соединены с дешифраторами Ю. таким образом, когда остаетс всего один не сработавший триггер, на соответствующем дешифраторе вырабатываетс сигнал, кото рый через элемент ИЛИ 11 поступает на второй вход т шггера 20, после чего прекращаетс поступление импульсов на входы синхронизащш триггеров. Они сохран ют свое состо ние до прихода очередного импульса. Из задйего фронта выходного импульса триггера 20 форми руетс импульс, устанавливающий счетчики 5 в нулевое состо ние. Одновременно выходы : дешифратора 10 вл ютс выходами устройства , которые дают правдоподобную оценку номера канала, содержащего максимальное отношение сигнал/помеха. На вход сумматоров по модулю два пост пает команда в виде О или 1 в результате чего по вл етс возможность вы6 1фать или максимальное, или минимальное из поступаюцдах чисел. Если во всех сравниваемых числах в одном и том же разр де по вл етс ноль, в первой или во второй ступен х сравнени , то на выходе элемента ИЛИ 22 или 23, входы которых подключены к выходам полусумматоров и узлов коммутащш 7 соответственно формируетс шгнал запрета, который поступает на вход элемента И 14 или 15, тго предотвращает одновременное q a6aTbiBaHKe триггеров. Описанное устройство в отличие от прототипа позвол ет определить номер канала с экстремальным числом при небольшом соотношении сигнал/поме: на входе. Формула из-обретени }. Устройство дл сравнени чисел, содержащее п узлов анализа, коммутатор, элементы ИЛИ, причем выход результата каждого }-го узла анализа соединен с i-м входом первого элемента ИЛИ, где i 1, 2 . . . , п, выход которого подключен к входу блокировки коммутатора, входна шина каждого i-ro числа соединена с информационным входом i-ro узла анализа, отличающеес тем, что, с целью повышени достоверности выделени экстремальных чисел, в нем вход начальной установки устройства соединен с первым управл ющим входом коммутатора и с первым управл ющим входом каждого узла анализа , выход предварительного разделени каждого г-го узла анализа подключен к i-му входу второго элемента ИЛИ, выход которого соединен с вторым управл ющим входом коммутатора вход задани режима устройства подключен к второму управл ющему входу каждого узла анализа, первый, второй и третий выходы синхронизации коммутатора подключены к первому , второму и третьему входам синхронизации соответственно каждого узла анализа, выходы поразр дного анализа первого и второго уровней каждого i-ro узла анализа соединены с i-ми информационными входами соответственно первой и второй групп коммутатора, выход переноса первого уровн каждого i-ro уапа анализа подключен к i-му входу переносо первой грзшпы входов 1, 2, ..., i-l, i+1 n-го узлов анализа, выход переноса второго уровн каждого i-ro узла анализа соединен с i-M входом переносов второй группы входов 1, 2, . . ., i-1, i+I, . . ., п-го узлов анализа, первый и второй выходы управлени коммутатора подключены к третьему и четвертому управл ющим входам узлов анализа. 2. Устройство по п. 1, отличающе с тем, что в нем каждый узел анализа состоит из сумматора по mod 2, дешифраторо счетчика, триттеров, злементов И, узла комму тации, причем информационный вход узла соединен с первым входом сумматора по mod 2, выход которого подключен к выходу поразр дного анализа узла и к первому входу первого злемента И, выход которого соединен с информационным входом . первого триггера, пр мой выход которого подключен к второму входу первого элемента И и к выходу переносов первого уровн узла анализа, инверсный к первому входу первого дешифратора, выход которого соединен с выходом предваритбльного разделени узла и с информационным вхо, .дом счетчика, выходы которого соединены с входами узла коммутации, выход которого подключен к выходу поразр дного анализа второго уровн узла и первому входу второго элемента И, выход которого соединен с первым входом второго элемента И, выход которого подключен к информационному входу второго триггера, пр мой выход которого соединен с вторым входом второго элемента И и с выходом переноса второго уровн узла анализа , а инвесрный - с первьпи входом второго дешифратора, выход которого подключен к выходу результата узла анализа, первый и второй входьь :синхронизации узла соединены с входами синхронизации первого и второго триггеров соответственно, первый управл ющий вход узла анализа подключен к входу установки в нулевое состо ние первого триггера, третий вход синхронизации узла анализа соединен с управл ющим входом узла коммутации, первый и второй утфавл5цощие входы узла подключены к входам установки в нулевое состо ние второго триггера и счетчика соответственно . 3. Устройство по п. 1,отличающее0 тем, что коммутатор состоит из элементов И, ИЛИ, триггеров, формирователей импульсов , счетчика, причем первый вход управлени коммутатора соединен с информационным входом счетчика, выход переносов которого подключен к первому входу первого формировател импульсов, выход которого соединен с первым управл ющим выходом коммутатора и с входом второго формировател импульсов, л.. выход которого подключен к входу установки в единичное состо ние первого триггера, пр мой выход которого соединен с первым входом первого элемента И И с входом третьего формировател , выход которого подключен к второму управл ю- ч щему входу коммутатора, информационные входы первой и второй групп коммутатора соединены с входами первого и второго элементов ИЛИ соответственно, выход первого элемента ИЛИ подключен к первому входу второго элемента И, выход которого соединен с первым выходом синхронизации коммутатора, первый выход генератора тактовых сигналов подключен к второму выходу коммутатора, второй выход генератора тактовых сигналов соединен с вторым входом второго элемента И и с вторым входом первого элемента И, выход второго элемента ИЛИ подключен к третьему входу первого элемента И, вход блокировки коммутатора соединен с входом установки в нулевое состо ние второго триггера, второй вход управлени коммутатора подключен к вторсмлу входу первого формировател импульсов и к входу установки в нулевое состо ние второго триггера , пр мой выход которого соединен с третьим входом второго элемента И, выход третьего формировател и первого элемента И подключены соответственно к первому и второму управл ющим выходам коммутато15а. Источники информап и, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 285347, кл. G 06 F 7/00, 1968. The invention relates to automation and computing technology and can also be used in the areas of communications technology in radar with digital signal processing. A device for comparing numbers is known that contains the registers of the element AND, OR, NOT 1. The disadvantage of this device is the low speed. The closest to the proposed technical solution is the device containing the elements AND, OR, registers C 2J. This device allows you to select the maximum or minimum number, but does not allow you to determine the number of the channel on which this number passed. In addition, in many cases, in the presence of interference, it is necessary to have an increased reliability of determining channels with the highest number. The purpose of the invention is to increase the reliability of determining the extreme number. The goal is achieved by the fact that the device is for. srapechni numbers containing n nodes analysis. switch, elements OR, and the output of the result of each i-ro analysis node is connected to the 7th input of the first element OR, where, 2.. . p, the output of which is connected to the lock input of the switch, the input bus of each i-ro number is connected to the information input of the i-ro analysis node, the input of the initial installation of the device is connected to the first control input of KOMMyraTqpa and c. the first control input of each analysis node, the output of the preliminary separation of the kgsha i-ro analysis node is connected to the i-th input of the second OR element, the output of which is connected to the second control input of the switch, the device mode setting input is connected to the second control input of each analysis node , the first, second and third synchronization outputs of the switch are connected to the first, second and third synchronization inputs, respectively, of each analysis node, the bit analysis outputs of the first and second levels of each i-ro node nalysis i-connected to information inputs of the first n second switch groups, respectively, the output of the first transfer layer of each i-ro analysis unit is connected to the i-th input of the first input group carries 1, 2.. ., vii-1, i + 1 ,. . . The n-rp analysis nodes, the output transfer of the second level of each i-ro analysis node is connected to the i-th transfer input of the second group of inputs 1,2 ..., i-1, i + 1,. , The nth analysis nodes, the first and second control outputs of the switch are connected to the third and fourth control inputs of the analysis nodes. In addition, each analysis node consists of an adder mod 2; Counter deisfrators, triggers, elements I, and knotting; the node information input is connected to the mod 2 first input, the output of which is connected to the output of the standard node analysis and to the first input of the first element I, the output of which is connected to the information input of the first trigger, the direct output of which is connected to the second input of the first element I and to the carry output of the first analysis node, inverse - to the first input of the first decoder, the output of which It is connected with the output of the preliminary division of the node and with the information input of the counter, the outputs of which are connected to the inputs of the commutator node, the output of which is connected to the output of the bit analysis of the second level of the UI and the first input of the second element I, the output of which connected to the information input of the second trigger, the direct output of which is connected to the second input of the second element I and to the output of the second level transfer unit of the analysis node, and the inverse to the first input of the second decryptor An oracle whose output is connected to the output of the analysis node, the first and second synchronization inputs of the node are connected to the synchronization inputs of the first and second triggers, respectively, the first control input of the analysis node is connected to the input of the first trigger to the zero state, the third synchronization input of the analysis node is connected with the control input of the switching node, the first and second control inputs of the node are connected to the installation inputs to the zero state of the second trigger and counter, respectively. Moreover, the switch consists of elements AND, OR, triggers, pulse shapers of the counter, while the first control input of the switch is connected to the information input of the counter, the transfer output of which is connected to the first input, the first pulse shaper, the output of which is connected to the first control output of the switch and with the input of the second pulse generator, the output of which is connected to the input of the installation in a single state of the first trigger, the MY output of which is connected to the first input of the first element I and to the input ter In its former, the output of which is connected to the second control input of the switch, the information inputs of the first and second groups of the switch are connected to the inputs of the first and second elements OR, respectively, the output of the first element OR is connected to the first input of the second element AND, the output of which is connected; with the first synchronization output of the switch, the first clock generator output is connected to the switch output, the second clock generator output is connected to the second input of the second element AND and the second input of the first element AND, the output of the second element OR is connected to the third input of the first element AND, the INLET input the switch is connected to the setup input to the zero state of the second trigger, the second control input of the switch is connected to the second input of the first pulse shaper and to the input of the installation to zero The position of the second trigger, the direct output of which is connected to the third input of the second element And, the output of the third driver and the first element And are connected respectively to the first and second control inputs of the switch. The drawing shows a block diagram of the device. The device contains n analysis nodes 11, b ... (,, each of which consists of an element AND 2, trigger 3, decipher 4, adder 5 mod 2, count1, switching node 7, element 8, trigger 9, decoder 10, the element OR 11, the switch 12, consisting of the clock signal generator 13, the AND elements 14 and 15 of the trigger 16, the counter 17, the pulse generator 18 and 19, the trigger 20, the pulse generator 21, the OR element 22, the initial installation input 23, input survey 24. At the input of the modulo adder two 5 each analysis node .1 receive the compared numbers in serial to At the moment when the pulse trigger trigger arrives at the D-input from the switch 12, the value of this bit is written to the trigger. If this bit is O, then the reverse A further change in the information at the output of this D flip-flop is prohibited by the output from the trigger output to the coincidence circuit. As the zeros appear in the bits, the remaining information channels are disconnected from an increasing number of triggers 5 until one trigger that has not been triggered remains. In the decoder 4 of this analysis node, a signal is generated indicating that there is a maximum number in this channel. As soon as such a signal appears at the output of the decoder 4, it passes through the OR 22 element to one of the inputs of the trigger 16 of the switch 12. At the same time, the signal from the output of the opposite arm of this trigger closes the element 14 and the clock pulses no longer arrive at the inputs ash-fshterov. Thus, the state of these triggers does not change until the pulse arrives at the input of the initial setup 23, which returns them to the zero state. When the impulse arrives at switch 12 at the switch 12, it enters the other input of trigger 16, while the resolution 14 and the clock pulse return to element 14. start coming to the triggers. Thus, the channel detection cycles with an extreme number are repeated. In those cases, when the described device must determine the channel with the maximum number resulting from filtering the signal from the noise, the decision made once will not be reliable. Therefore, the made decisions are averaged over a certain period of time, for which counters that count the number of received channels are included in each channel of the device under consideration after the decoders 4. , - Obtained during the accumulation time in the meters with the help of commutating nodes 7 are fed to the input of the elements 8 and then to the flip-flops 9, after which the decoders 10 are connected. The outputs of these decoders are connected to the second input of the trigger 16 through the second element 16. Outputs The decoders 10 are outputs of the device by which. The number of the channel containing the maximum number is determined. The numbers accumulated in the counters 6 begin to be compared after the coincidence of the output signal of the counter 17 and the pulse from the output, the element OR 22 formed 18 and 19 would form pulses, which set up the flip-flops 9 and flip the trigger 20, as a result The signal opening element AND 15 is released. From the output of this element, the clock pulses begin to arrive at the synchronization inputs of the trigger 9. These triggers are triggered as zeros appear in the corresponding bits until one not triggered trigger. The direct and lateral outputs of the flip-flops 9 are connected to the decoders Y. in this way, when only one triggered trigger remains, a signal is generated at the corresponding decoder, which through the OR 11 element enters the second input of the shnger 20, after which the pulses at the inputs stop sync triggers. They retain their state until the next pulse arrives. From the rear of the output pulse of the trigger 20, a pulse is formed, setting the counters 5 to the zero state. At the same time, the outputs of the decoder 10 are the outputs of the device that give a plausible estimate of the channel number containing the maximum signal-to-noise ratio. A modular two is sent to the input of a command in the form of O or 1, as a result of which it is possible to extract either the maximum or the minimum of the numbers. If zero appears in all the compared numbers in the same bit, in the first or second comparison stages, then the output of the OR element 22 or 23, whose inputs are connected to the outputs of half-adders and commutating nodes 7, is formed which enters the input element AND 14 or 15, this prevents simultaneous q a6aTbiBaHKe triggers. The described device, unlike the prototype, allows to determine the channel number with an extreme number with a small signal-to-input: input ratio. Formula from a gain}. A device for comparing numbers, containing n analysis nodes, a switch, OR elements, and the output of the result of each} -th analysis node is connected to the ith input of the first OR element, where i is 1, 2. . . The p, whose output is connected to the switch lock input, the input bus of each i-ro number is connected to the information input of the i-ro analysis node, characterized in that, in order to increase the reliability of the allocation of extreme numbers, the input of the initial setup of the device is connected to the first the control input of the switch and with the first control input of each analysis node, the output of the preliminary separation of each g-th analysis node is connected to the i-th input of the second OR element, the output of which is connected to the second control input of the switch and the device mode setting input is connected to the second control input of each analysis node, the first, second and third switch synchronization outputs are connected to the first, second and third synchronization inputs of each analysis node, respectively, the bit analysis outputs of the first and second levels of each i-ro node of the analysis are connected to the i-th information inputs of the first and second groups of the switch, respectively; the transfer output of the first level of each i-ro analysis analysis is connected to the i-th input of the first group of inputs 1, 2, ..., il, i + 1 n -th analysis nodes, the output transfer of the second level of each i-ro analysis node is connected to the i-M transfer inputs of the second group of inputs 1, 2,. . ., i-1, i + i,. . ., n-th analysis node, the first and second control outputs of the switch are connected to the third and fourth control inputs of the analysis nodes. 2. The device according to claim 1, wherein each analysis node consists of an adder mod 2, a counter decoder, tritters, elements I, and a commutation node, the information input of the node connected to the first mod mod adder 2, the output of which is connected to the output of the unit analysis of the node and to the first input of the first element I, the output of which is connected to the information input. the first trigger, the direct output of which is connected to the second input of the first element I and to the transfer output of the first level of the analysis node, inverse to the first input of the first decoder, the output of which is connected to the output of the preliminary split node and the information input, the counter house whose outputs are connected with the inputs of the switching node, the output of which is connected to the output of bitwise analysis of the second level of the node and the first input of the second element And, the output of which is connected to the first input of the second element And, the output of which is connected to and to the information input of the second trigger, the direct output of which is connected to the second input of the second element I and the transfer output of the second level of the analysis node, and the investment one to the first input of the second decoder, the output of which is connected to the output of the analysis node result, the first and second inputs: node synchronization connected to the synchronization inputs of the first and second triggers, respectively, the first control input of the analysis node is connected to the installation input to the zero state of the first trigger, the third synchronization input of the analysis node is connected with the control input of the switching node, the first and second utflavlie inputs of the node are connected to the inputs of the installation in the zero state of the second trigger and counter, respectively. 3. The device according to claim 1, characterized in that the switch consists of AND, OR elements, triggers, pulse shapers, a counter, the first control input of the switch connected to the information input of the counter, the carry outputs of which are connected to the first input of the first pulse shaper, output which is connected to the first control output of the switch and to the input of the second pulse generator, lol. whose output is connected to the installation input to the unit state of the first trigger, the direct output of which is connected to the first input the first element AND And with the input of the third driver, the output of which is connected to the second control switch input, the information inputs of the first and second switch groups are connected to the inputs of the first and second OR elements, respectively, the output of the first OR element is connected to the first input of the second AND element whose output is connected to the first synchronization output of the switch, the first output of the clock signal generator is connected to the second output of the switch, the second output of the clock signal generator is connected to the second input m of the second element And with the second input of the first element AND, the output of the second element OR is connected to the third input of the first element AND, the lock input of the switch is connected to the input of setting the second trigger to the zero state, the second control input of the switch is connected to the second input of the first pulse shaper and to the setup input to the zero state of the second trigger, the direct output of which is connected to the third input of the second element And, the output of the third driver and the first element And are connected respectively to the first and volts rum kommutato15a the control outputs. Sources of information taken into account during the examination 1. USSR author's certificate No. 285347, cl. G 06 F 7/00, 1968.
2.Авторское свидетельство СССР N 729586, кл, G 06 F 7/04, 1978 (прототип).2. The author's certificate of the USSR N 729586, class, G 06 F 7/04, 1978 (prototype).