SU947895A1 - Многоканальный преобразователь угла поворота вала в код - Google Patents

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в вычислительных комплексах дл  решени  задач управлени .

Известны аналогичные преобразователи угла поворота вала в код, содержащие синусно-косинусные датчики,подключенные через входной коммутатор и разв зывающие усилители с коммутато,ром октантов, регистр октантов, распределительный блок с регистром управлени , блок сравнени , преобразователь код-капр жение, блок признака отсчета и блок автоматической синхронизации .l.

Наиболее близким к предлагаемому  вл етс  многоканальный преобразователь угла поворота вала в код, содержащий синусно-косинусные датчики, соединенные q входным коммутатором, коммутатор квадрантов, вход которого соединен с первым выходом распределительного блока, второй выход которого соединен с первым входом декодирующего преобразовател , выход которого соединен с одним из входов бло- ка сравнени , выход блока сравнени  соединен с вторым входом декодирующего преобразовател , причем входной коммутатор соединен с коммутатором

квадрантов, первый выход которого соединен с входом распределительного блока и второй и третий выходы через соответствующие разв зывающие усили5 тели соединены с третьим входом декодирующего преобразовател , другой вход блока сравнени  соединен с нулевой шиной.

Однако Нсшичие разв зывающих уси10 лителей на входе и согласующих масштабных усилителей на выходе коммутатора квадрантов, где производитс  определение фаз напр жений обмоток СКТ-датчика и коммутаци  зтих на15 пр жений на входе масштабных усилителей , приводит к по влению дополнительных погрешностей и снижение точности преобразовани .

Цель изобретени  - повышение точ20 ности преобразовател .

Поставленна  цель достигаетс  тем, что в многоканальный преобразователь угла поворота вала в код, содержащий синусно-косинусные датчики угла, соединенные с входным

коммутатором, распределительный блок, первый выход которого соединен с управл ющим входом входного коммутатора , второй выход соединен с первым

30 входом первого декодирующего-преобразовател . Первый выход которого по ключей к первому входу первого блока сравнени , выход- блока сравнени  сое динён с вторым входом перврго- декоди рующего преобразовател , и блок опре делени  OKTaiHTOB, введены блоки усре нени , блоки выборки и масаитаб11рова ,ни , блок эталонного напр жени , вто рой блок сравнени  и второй декодиру Киций преобразователь, выходы входног коммутатора подключены к первым входам блоков выборки и мас итабировани  вторые входы которых соединены с третьим выходом распределительного . блока, а выходы блоков выбрркц и мас штабировани  соединены соответственно с вторым входом перврго блока сра нени  и с первым входом второго сравнени , выход которого соединен с первьвл входом второго декодирующего преобразовател ,, первый выход которо го соединен с втррь1М входом второго блока сравнени , второй вход второго Декодирующего прообразова,тел  соединен с вторым выходом распределительного блока, а третьи входы декодирую щих преобразователей подключены; к блоку эталонного напр жени  g,j,ppyg выходы декодирукадих преобразователей соединены с первыми вх6да 1И соответствующих блоков усреднени , третьи: выходы декодирукивих преобразователей соединены с первым входом распределительного блока, четвертый выход/ко торого соединен с вторыми входами блоков усредчени , выхода которых соединены с первым и вторым вхоДё1МИ блока определени  октанта, выход и третий вход которого соединен соответственно с вторым входом и п тым выходом распределительного блока. Кроме того, блок определени  октактов выполнен из двух входных pa гистров, блока делёни  кодов, двух коммутаторов, блока определени , знака частного, блока управлени , регистра сдвига и выходного регистра, первый В1ЫХОД блока управлени  соединен с пёрв1 «и входами входных регистров , первые выходы которых через блок определени  знака частного подключени  к -первому входу вьаходног регистра, вторые выходы входных регистров , соединены с первыми нxoдa 4и коммутаторов, выходы которых соединены с первым и вторым входами бло ка делени  кодов, третий вход которого подключен к второму выходу блока управлени , выход блока делени  соединен с первым входом.регистра v сдвига, второй вход которого соединен с вторым выходом блока управлени , первый выход регистра сдвига соединен с вторыми входами коммутаторов , а второй выход - с вторым входом выходного регистра, вторые входы входных регистров и вход блока управлени  соединены соответст1венно с первой, второй и третьей входными клеммами блока определени  октантов, выход выходного регистра и третий выход блока управлени  соединены соответственно с первой и второй быходньлш клеммами блока определени  октантов. Многоканальный преобразователь угла поворота вала в код построен по методу поразр дного взвешивани  на снове компенсационного принципа, в отором в ка честве измер емого напр жени  используютс  синусное и косинусное напр жение СКГ-д атчика, а в качестве опорного напр жени  дл  обоих декодирующих преобразователей используетс  од;но и то же прецизионное напр женнее посто нного тока. На фиг. .1 представлена блок-схема многоканального преобразовател  угла поворота вала в код; на фиг. 2 - амплитудна  характеристика СКТ-датчика, а также рабочие участки напр жени ,используемые дл  преобразовани . многоканальный преобразователь угла поворота вала в код содержит синусно-косинусные датчики 1 угла, входной коммутатор 2, блоки 3 выборки и масштабировани , декодирующие преобразователи 4, блоки 5 сравнени , блоки б усреднени , блок 7 определени  октантов., распределительный блок 8 и блок 9 эталонного напр жени . СинУСНо-косинусНые датчики 1 угла подключены к входному коммутатору 2 и к блокам 3 выборки и масштабировани . Блоки 3 выборки и масштабировани  непосредственно подключены к одному из входов блоков 5 сравнени . Декодирующие преобразователи 4 подключены к .блокам 6 усреднени  и распределительному влоку 8, выходы блоков 6подключены к входам блока определени  октанта 7. Распределительный блок 8 подключен к входному коммутатору 2, к блокам 3 выборки и масштабировани , к декодирующим преобразовател м 4, блокам 6 усреднени , к входу блока 7. Один из выходов блока 7определени  октантов подключен к распределительному блоку 8, блок 9 эталонного напр жени  подключен к декодирующим преобразовател м 4. Декодирующий преобразователь 4 код-напр жение содержит п-разр дные регистры 10 последовательного приближени , интегральные электронные ключи разр дов и резистивныё матрицы R-2R 11, Выходы блоков 5 сравнени  соединены с. регистрами 10 последовательного приближени , первые входы блоков- , 5 сравнени  соединены с выходами блоков 3 выборки и масштабировани , а вторые входы блоков 5 сравнени  соединены с выходами блоков 11. Один из входов блоков 11 соединен с блоком 9 эталонного напр жени .

Блок -б сравнени  содержит п-раэр дные буферные регистры 12 отсчетов и блок 13 поразр дного совпадени . Входы, регистров 12 отсчета соединены с выходами п-раэр дного регистра 10 последовательного приближени  декоди руюших преобразователей 5, выходы регистров 12 отсчета н выходы регистров 10 последовательного приближени  подсоединены к входам блока 13 поразр дного совпадени  выходы последних подсоединены к одному из входов блока 7 определени  октантов. Регистры 12 отсчета и блок 13 поразр дного совпадени  соединены с одним из выходов распределительного блока 8

Блок 7 определени  октантов содержит п-разр дные входные регистры 14 дл  хранени  усредн  мдих двоичных кодов синусного и косинусного сигналов / блок 15 определени  .знака частного KC iMyta,Topa 16, блок 17 делени  кодов, сдвиговый регистр 18, блок 19 управлени  и выходной регистр 20.

Распределительный, блок 8 задает режим работы преобразовател  и со держит блок 21 синхронизации, распределйтель 22 импульсов, блок 23 адресного управлени  входным коммутатором 2 и блок 24 управлени , обеспечивающий управление блоками 3 выборки и масштабировани  и блоками 6 усреднени .

. Ус Тр1Ойство работает в следукнцей логической последовательности.

По сигналу обращени  из цифровой вычислительной машины и многоканальНОМУ преобразователю угла поворота вгша в код, запускаетс  блок .23 адресного управлени  распред лительного блока 8, который обеспечивает работу входного ко виутатора 2. Блок 21 синхронизации распределительного блока 8 вырабатывает эталонные частоты , Необходимые дл  синхронизации во времени работы отдельных устройст преобразовател , вырабатывает сигнаjffii управлени  распределителем 22 импульсов , 6ЛОКО1М 24 и блоком 23 адресного управлени .

В момент перехода через нуль положительного напр жени  питани  СКТ-дачика блок 21 синхронизации вырабатывает импульс начала преобразовани  и импульс синхронизации с учетом фазовых сдвигов.выходных напр жений различных типов СКТ-датчиков относительно питак цего напр жени  датчиков , что обеспечивает процесс уравновешивани  измер емых напр жений в момент достижени  рабочих участков синусоидального напр жени  (фиг. 2). Импульс .синхронизации запускает распределйтель 22 импульсов и блок 24, который управл ет работой блоков 3 выборки и масштабировани  и обеспечивает работу блоков 6 усреднени . Блоки 3 выборки и масштабировани 

обеспечивают точность преобразовани  при быстромен ющихс  входных сигналах , исключае{г вли нием нелинейных искажений, пульсаций входных измер емых напр жений. Блоки 3 обеспечивают с высокой точностью одновременную фиксацию мгновенного уровн  входных синусных и косинусных СИГНёШОВ,

имеквдихс  в момент начала преобразовани , и хранение выбранного уровн  входных сигналов с большой точностью на врем  преобразовани , причем входные сигналы на это врем  отключаютс  Блоки 3 выработки и масштабировани  обеспечивают также масштабирование входных сигналов и служат дл  согласовани  выхода СКТ-датчика с входным сопротивлением декодируюцих преобразователей 4. Во врем  преобразовани  выбранна  информаци  с выходов блоков 3 выборки и масштабировани  одновременно поступает на рдин из входов блоков 5 сравнени . Оба декодирующих преобразовател  4 в цепи синусного и косинусного сигналов одновременно запускаютс  импульсами с распределител  22 импульсов. Выходные эталонные напр жени  декодирующих преобразо вателей 4 с выходов интегральных электронных ключей разр дов и резистивной матрицы R-2R 11 поступают на второй вход блоков 5 сравнени , где происходит поразр дное сравнение измер емого напр жени  с эталонным напр жением. На второй вход блока 11 поступает одинаковое по величине опорное напр жение с блока 9. Блоки 4 сравнени  на п-такте кодировани  вырабатывают импульс управл нвдий п-разр дс 1 регистров последовательного приближени  10 и отключающий этот разр д из процесса уравновешивани  при условии Цдп иц. оставл ет этот разр д в процессе уравновешивани  при Цд иц, где дп эыходное эталонное напр жение декодирующего преобразовател , Цл измер емое напр жение.

В результате преобразовани  на регистрах 10 последовательного приближени  установитс  п-разр дный выходной код синусного и косинусного сигнала СКТ-датчика7 в этот момент с регистров 10 на вход блока 21 синхронизации распределительного блока 8 поступает сигнал, который через блок 24 разрешает выдачу информации с выходов регистров 10 декодирующих преобразователей 4 на вход одного из регистров 21 отсчета блоков 6 усреднени . Одновременно происходит запуск блоков 3 и 4 и начинаетс  режим второго отсчета , который происходит аналогично вышеописанному . В результате второго препреобразовател  на выходе регистров 10 установитс  п-разр дный код синусного и косинусного сигналов СКТ-датчика , который по сигналу с блока 24

распределительного блока перепишетс  во второй регистр 12 блдка 6, после чего начинаетс  работа преобразовател  в третьем режиме отсчета. -После окончани  третьего преобразовател  блок 24 распределительного блока 8 вырабатывает сигнал, разрешаюсдай одновременное поразр дное поступление п-разр дных выходных кодов синусного и косинусного сигналов с выходов регистров 12 отсчетб и регистра 10 последовательного приближени  на входы блока 13 поразр дного совпадени  блока б усреднени , в результате производитс  усреднение двух наиболее близких по величине кодов отсчета и на выходах блока,13 формируетс  усредненный п-разр дный выходной код и sin ci и и- cos « б СКТ-датчиков .

Многоотсчетный режим работы предлагаемого преобразовател  исключает случайные погрешности преобразовани , тем самым повырлаетс  точность и достоверность преобразовани . Многоотсчетный режим работы обеспечиваетс  высоким быстродействием работы блоков 3, 5 и 8 СФиг. 2). После окончани  процесса сравнени  и усреднени  результатов преобразований .(отсчетов ) блок 21 синхронизации распределительного блока 8 запускает блок 19 управлени  блока 7 делени  кодов. Блок 19 обеспечивает управление работой всех устройств ,блока 7.

Перед началом преобразовани  деление кодов) выходные коды U sino и Ucos о с выходов блока 13 поступают на входные регистры 14, где они преобразуютс  в коды положительных чисел и запоминаютс  на врем  работы блока 7. Истинные значени  знаковых разр дов Usin об и Ucosoi поступают на входы блока 15 определени  знака частного, которое определ ет значени квадранта угла поворота вала (знак /и sin и знак / -sinef+ U-cos at/), после чего входы входных регистров 14 блокируютс , запреща  поступление информации с выходов блоков 13. Таки образом, операци  делени  кодов проиводитс  со значимой частью выходного кода синусного и косинусного сигнала т.е. с абсолютными значени ми.

Первым тактом работы блока 7 определени  октантов производитс  сравнение по абсолютной величине кодов Usin oL и U-COS.C6, т.е. происходит определение октанта угла поворота вала (участок в . Причем сигнал сравнени  кодов по абсолютной величине далее используетс  дл  передачи на входы блока 17 делимого (меньшего по .абсолютной величине числа) в пр мом коде и делител  Iбольшего по абсолютной величине числа) в инверсном коде. Сигнал сравнени  колов управл ет KONwyxaторами 16 таким образом , что вход регистра 14 делимого отключаетс  от первого входа блока 17 после окончани  в.торого такта работы блока 7 - суммировани  на блоке 17 делимого (в пр мом коде) с делителем (в инверсном коде) и записи результата суммировани  в сдвиговый регистр 18. Вместо делимого на первый вход блока 17 поступает код с выхода сдвигового регистра 18.

Затем производитс  запись инверсного значени  старшего разр да регистра 18 в выходной регистр 20 и осуществл етс  сдвиг кода разр да влево в регистре 18. В зависимости от знака старшего разр да регистра 18 (до сдвига) код с регистра 14 делител  поступает на второй вход блока 17 через коммутатор 16 в пр мом коде (если 1 в старшем разр де регистра 18) или в инверсном коде (если О в старшем разр де регистра 18).

Далее операции суммировани  в блоке 17 делени  кодов, регистра 18 и регистра 14 делител , записи результата суммировани  в сдвиговый регистр 18, записи старшего разр да регистра 18 в выходной регистр 20, сдвиг кода влево в регистре 18 повтор етс  до тех пор, пока процесс делени  кодов U-sin об и U-cos/aC. друг на друга не закончитс . В результате на выходе регистра 20 формируетс  выходной линейный , код отношени  двух напр жений U-sinoi и U -coscL с учетом знака (коррекцию знака частного осуществл ют блок 15). Угол поворота вала равен е arctg N (знак частного - положителен) ai. 90 arctg N (знак частного отрицателен), где N - код выходного регистра 20.

Claims (2)

1. Данное построение преобразовател  позвол ет исключить р д аналоговых (линейных) интегральных схем (масштабные усилители, аналоговые ключи коммутатора квадрантов и т.п.), аппаратурно упростить схему данного преобразовател  (в том смысле, что предлагаемый подход позвол ет дл  реализации преобразовател  применить интегральные цифро-аналоговые и аналого-цифровые преобразователи, а это в свою очередь, существенно уменьшит габариты и увеличит надежность устройства) и тем самым повысить точность его работы, поскольку основные операции по определению кода угла поворота, (определение квадранта, октантов и выходного кода отношений двух напр жений ) производитс  цифровьЛми методами . В предлагаемом многоканальном преобразователе по сравнению с известным; применение блоков выборки и масштабировани , блоков усреднени , а также блока определени  октантов позвол ет повысить точ 1ость преобразовани  за счет.исключени  р да аналоговых элементов схемы (источники дополнительных- погрешностей преобразовани ) , за счет увеличени  числа разр  дов п-разр дного преобразовани  при процессе поразр дного взвешивани  угла поворота вала в пределах октанта (-IS), в известном преобразователе три первых разр да п-разр дного кода определ ют октант, п-3 разр да идут на определение угла в пределах октанта, В предлагаемом преобразователе два первых разр да (знак и опре деление делимого и делител ) идут на определение октанта, а п-2 разр да идут на определение угла поворота в пределах октанта. Точность преобра зовани  повышаетс  и за счет исключе ни  случайных погрешностей преобразо вани  путем применени  блока усредне ни , а также за счет освобождени  центрального вычислител  от р да дополнительных и вспомогательных опе раций, В известном преобразователе угол поворота вала в пределах сктанта определ ют как о6 arctg Kf-f- или 0 90 - arctgKK-K, где К - код -преобразовател  поразр дного взвешивани , т,е, передава  код К в центральный вычислитель комплекса, после ний вычисл ет сначала величину 1-К, затем величины Kj-f-K и только после этого переходит к вычислению кода угла, что приводит не только к увели чению затрат времени центрального вычислител , но и к по влению дополнительной погрешности. В известном устройстве также отсутствуют элемент многоотсчетности и усреднени  резуль татов преобразовани  (отсчетов),что в свою очередь приводит к дополнительным случайным погрешност  преоб разовани . Формула изобретени  Многоканальный.преобразователь угла поворота вала в код, содержащий синусно-косинусныё датчики угла, сое диненные с входным коммутатором, рас пределительный блок, первый выход , которого соединен с управл ющим входом входного коммутатора, второй выход соединен с первым входом первого декодирующего преобразовател , первый выход которого подключен к первому входу первого блока сравнени , выход блока сравнени  соединен с вто рым входом первого декодирующего пре образовател , и блок определени  октантов , отличающийс  тем что, с целью повышени  .точности прео разовател , в него введены блоки усреднени , блоки выборки и масштаби ровани , блок эталонного напр жени , второй блок сравнени  и второй декод рующий преобразователь, выходы входного коммутатора подключены к первым входам блоков выборки и масштабировани , вторые входы которых соед нены с третьим выходом распределительного блока, а выходы блоков выборки и масштабировани  соединены соответственно с вторым входом первого блока сравнени , и с первым входом второго блока сравнени , выход которого соединен с первым входом второго декодирующего преобразовател , первый выход которого соединен с вторым входомвторого блока сравнени , второй вход второго декодирующего преобразовател  соединен с вторым выходом распределительного блока, а третьи входы декодирующих преобразователей подключены к блоку эталонного напр жени , вторые выходы декодирующих преобразователей соединены с первыми входами соответствующих блоков усреднени , третьи выходы декодирующих преобразователей соединены с первым входом распределительного блока, четвертый выход которого соединен с вторыми входами блоков усреднени ,вь1ходы которых соединены с первым и вторым входами блока определени  октантов, выход и третий вход которого соединены соответственно с вторым входом и п тым выходом распределительного блока,
2. 2. Преобразователь ijo п,1, о т л ичающийс  тем, что блок определени  октантов выполнен из двух входных регистров, блока делени  кодов , двух коммутаторов, блока определени  знака частного, блока управлени , регистра сдвига и выходного регистра, первый выход блока управлени  соединен с первыми входами входных регистров, первые выходы которых через блок определени  знака частного подключены к первому входу выходного регистра, вторые выходы входных регистров соединены с первыми входами коммутаторов, выходы которых соединены с первым и вторым входами блока делени  кодов, третий вход которого подключен к второму выходу блока управлени , выход блока делени  соединен с первым входом регистра сдвига, второй вход которого соединен с вторым выходом блока управлени , первый выход регистра сдвига соединен с вторыми входами коммутаторов,а второй выход - с вторым входом выходного регистра , вторые входы выходных регистров и вход блока управлени  соединены соответственно с первой, второй и третьей входными клеммами блока определени  октантов, выход выходного регистра и третий выход блока управлени  соединены соответственно с первой и второй выходными клеммами блока определени  октантов,. Источники информации, прин тые во внимание при экспертизе 1,Авторское свидетельство СССР № 328493, кл, G 08 С 9/04, 1970, 2,Авторское свидетельство СССР №742956,кл, G 08 С9/04,1977 (прототип).