Изобретение относитс к аналоговой вычислительной технике и может быть использовано в устройствах автоматики, измерительной и вычислительной техники. Известно аналоговое запоминающее устройство, содержащее накопитель, входы которог.о подключены к выходам блока выборки адресов, блок поочередной выдачи кодов адресов , первые входы кото рого соединены с информщионными шинами устройства, второй вход блока пооче редной вьодачи кодов адресов подключен к шине управлени и к одному из входов генератора тактовых импульсов, первый вход которого соединен с третьим входом блока поочередной выдачи кодов адресов и одним таз входов блока выборки адресов другие входы которого соединены с выхо дами блока поочередной выдачи кодов адресов , четыре элемента стробировани , причем один из входов первого: элемента стробировани соединен с вторым выходом генератор тактовых импульсов, сум усилитель, выход которого соединен с выходом устройства, нутп орган, ключи, интегрирующие усилители, причем одни из входов второго и третьего элементов стробировани соединены с выходом накопител и через первый переключатель с одними из входов первого и четвертого элементсш стробировани , другие входы элементов стробировани соединены с третьими выходами генератора тактовых импульсов, выходы элементов стробировани соединены с одними из входов интёг- Р1ФУЮЩИХ усилителей, другие входы которых подключены к четвертым выходам г&нератора тактов дх импульсов, вь1ХОД пёр- вого интегрирующего усилител через второй переключатель соединен с входами суммирующего и выходом второго интегрирующего усилител , третьего ин- тетТрирующегЪ усилител соединен через нуль-орган с вторым входом генератора тактовых импульсов, выход четвертого интегрирующего усилител через третий переключатель соединен с одним из входов первого ключа, выход которого соедвнен с третьим входом третьего интегрирующего , усилител и выходом второго ключа, вход второго ключа соединен с . входом третьего и четвертого ключей и шийой напр жени первого операнда, входы п того и шестого ключей соединены с шиной напр жени второго операнда, выходы третьего и шестого ключей соответственно подсоединены к входам первого и четвертого элементов стробировани , выходы четвертого и п того ключей соеди нены соответственно с входами второго и первого интегрирующих усилителей, управл ющие входы ключей соединены с п тыми иыходами генератора тактовых импульсов соответственно Cll . Однако известное устройство обладает пониженной точностью регистрации информации и способно, выпйлн ть, кроме регистрации информации, только операции умножени и делени считываемых чисел. Известно также аналоговое запоминающее устройство, содержащее накопитель, входы которого подключены к выходам блока выборки адресов, блок поочередной вьщачн кодов адресов, первые входы кото рого соединены с информационными шинам устройства, второй вход блока поочередной выдачи кодов адресов подключен к шине управлени и входу генератора тактовых импульсов, первый выход | оторого соединен с третьим входом блока поочередной выдачи кодов адресов и одним из входов блока выборки адресов, другие вхо ды которого соединены с выходами блока поочередной выдачи копов адресов, два блока стробировани , интегрирующие уси литепи и дифференциальный усилитель, при чем один из входов первого блока строб ровани соединен с вторым выходом генератора тактовых импульсов, выход дифференциального усилител соединен с выходом устройства, один из выходов второго блока стробирювани соединен с третьим выходом генератора тактовых импульсов, другие входь блоков стробированн соединены с выходом накопител , выходы блоков стробировани соединены с одними из входов интегрирующих усилителей соответ ственно, выходы интегрирующих усилителей соединены соответственно с входами дифференпип ьного усилител , другие входы интегрирующих усилителей подключены к четвертому и п тому выходам генератора тактовых импульсов соответственно Наиболее близким по технической сущности к предлагаемому вл етсг аналоговое запоминающее.устройство, содержащее накопитель, входы которого подклю- чены к входам блока выбора адреса и к выходу входного устройства, устройство управлени , выходное устройство, два коммутационных ключа, три аналоговых элементапам ти, два сумматора, два источника эталонного напр жени , устройства умножени и делени , причем часть выходов устройства управлени подключена к входам блока выбора адресов, а вход выходного устройства соединен с выходом накопител , один из входов первого коммутационного ключа вл етс входом всего устройства, другие входы присоединены к выходам источников эталонного напр жени , выход этого коммутационного ключа соединен с входом входного устройства , вход второго коммутахшонного ключа соединен с выходом выходного устройства , выходы этого ключа присоединены к входам аналоговых элементов пам ти соответственно, причем управл ющие вхо- ,ды коммутационных ключей и аналоговых элементов пам ти соединены с соответствующими выходами устройства управлени , выходы двух аналоговых элементов пам ти присоединены к входам сумматоров, выход третьего аналогового элемента пам ти присоединён к вычитающим входам обоих сумматоров, выход одного из них соединен с входом множительного устройства , другой вход которого присоединен к выходу одного из источников эталонного напр жени , выход множительного устройства соединен с выходом делительного устройства, другой вход которого присоединён к выходу второго сумматора, причем выход делительного устройства вл етс выходом всего устройства CSJ . Недостатком этого устройства вл етс сложность ко струкции, так как нар ду с выходным устройством оно содержит два сумматора и устройства умножени и делени , причем с учетом сохранени быстродействи устройства, дл реализации выходного устройства и устройств дл выполнени арифметических операций необходимо, как минимум, дев ть операционных усилителей, из них три реализуют выходное устройство, два сумматора и по два усилител необходимо дл реализации схем умножени и делени . Отметим, что при этом выбрано минимально возможное Число усилителей дл реализации схем умножени и делени , по сн ющее лишь принципиально возможность их вьшолнени . Устройство обладает пониженной точностью регистрации информации и способно выполн ть, кроме регистра1ши информации , только функции сложени и вычитани считываемых чисел. Целью изобретени вл етс упрощение устройства при сохранении его точности и быстродействи , Поставленна цель достигаетс тем, что в аналоговое запоминающее устройство , содержащее основной накопитель, адресные входы которого соединены с выходом блока выбора адреса, информационный вход основного накопител соединен с выходом блока записи, вход которого соединен с выходом первого ключа, одни вз информационных входов первого ключа вл ютс первым входом устройства, а другие соединены с шинами эталонного напр жени , дополнительчый накопитель, информационные входы которого соединены с выходом второго ключа, блок управлени подключенный к блоку выбора адреса, дополнительному накопителю, блоку считыва ни , первому и второму ключам, сумматор первый переключатель, вход которого соединен с выходом основного накопител введены третий, четвертый, п тый, шесто седьмой и восьмой ключи, нуль-орган, вто рой переключатэль, пассивный элемент, например резистор, причем информацион- ный вход третьего ключа соединен с перьвым выходом блока считьгоани , второй выход которого подключен к входу нульоргана , третий и четвертый выходы блока считывани соединены с входом сумматора , выход которого соединен с информационйым входом второго ключа и вл етс выходом устройства, выход нуль-органа соединен с входом блока управлени , выход первого переключател соединен с первым входом второго переключател , выход которого соединен с первым входом блока считьшани и с выходом четвертого ключа, информационные входы п того, шес того и восьмого ключей 5тл ютс вторым входом устройства, информационные входы четвертого и седьмого ключей вл ютс третьим входом устройства, управл ющие входы ключей подключены к соответствую щим выходам блока управлени , выход п того ключа соединен с вторым входом блока считьюани и с выходом первого переключател , выходы шестого, седьмого и восьмого ключей соединены соот ветственно с третьим, четвертым и п тым входами блока считывани , выход третьего ключа соединен через пассивный элемент с шестым входом блока считывани , первый и второй выходы дополнительного накопители.соединрны .соответственно с седьмым и восьмым входами блока счи- тывани , третий вход дополнительного накопител соединен с вторым входом второго переключател . Кроме того, блок считывани состоит из четырех каналов, каждый из которых содержит последовательно соединенные элемент стробировани , первый пассивный, элемент, например резистор и интегратор, в цепь обратной св зи которого включен ключ и второй пассивный элемент, например резистор, выходы интеграторов каналов соединены соответственно с выходами блока считьшани , первые входы элементов стробировани соединены с управл ющими входами блока считывани , вторые входы элементов стробировани первого и второго каналов соединены соответственно с первым и вторым входами блока считьшани , первый вывод второго резистора соединен с третьим входом блока считывани , второй вывод второго резистора соединен с входом интегратора третьего канала, выходы элементов стробировани второго и первого каналов под ключены соответственно к четвертому и к п тому входам блока считв тани , второй вывод второго резистора третьего канала соэдинен с шестым входом блока считывани , входы элементов стробнрованн третьего и четвертого каналов соединены соответственно с седьмым и с восъ мым входами блока считывани . На чертеже представлена функциональна схема предложенного устройства. Устройство содержит основной накопитель 1, блок 2 выбора адреса, блок 3 управлени , блок 4 записи, первый и второй ключи 5 к 6, дополнительный накопитель 7, блок 8 считывани , сумматор 9, нульгюрган 1О, переключатель 11 и. 12, третий, четвертый, п тый, шестой, седьмой и восьмой ключи 13 - 18, шины 19 и 20 эталонного напр жени , пассившдй элемент, например резистор 21. Блок 8 считътанн содержит элементы 22-25 стробировани , пассивные элементы, например резисторы 26 - 29, интеграторы ЗО - 33, второй пассивнъ1й элемент, например резистор 34, третий и четвертый пассивные элементы, например резисторы 35 и 36. Устройство работает следуюйхим об{эазом . В первый такт работы осуществл етс запись от эталонного источника напр жени величины Ug по шинам 2О в элемент пам ти накопител 1 по первому адресу, выбор которого обеспечиваетс совмесч но блоком 2 выбора адреса и блоком 8 считывани . Во втором такте рабрты устройства происходит считьгоание информации , записанной по первому адресу в накопитепе 1. В этом такте работы первые входы элементов стробировани соединены с помощью переключателей 11 и 12 с выходной шиной накопител 1. Считанна величина аналоговой информации UQ запоминаетс в элементе накопител 7, который подключаетс к выходу сумматора 9 ключом 6. Третий такт работы - запись величшЫ Ua по первому адресу в элемент пам ти накопител 1. В четвертом такте работы при считывании по первому адресу информашш и переключатель 12 соедин ет выход элемента 7 пам ти с входом элемента 25 стробировани , при этом элементы 24 и 25 стробировани коммутируютс импульсами программы алгебраи ческого сложени , вырабатываемой блоком 3 управлени . Результатом выполнени этой операции есть разность Oj -Up , ко тора запоминаетс на элементе пам ти накопител 7. В следующем такте работы происходит запись величины U- в накопитель 1 по первому адресу. В шестом так те работы осуществл етс считывание записанной по первому адресу накопител 1 величины UL.C одновременнымвычитанием из нее величины Ug . хранимой в элемен- те пам ти накопител 7. Резуль ты операции - разность (jL - и запоминаетс в элементе пам ти накопител 7. В седьгмом такте работы устройства осуществл етс множительно-делите ьные опера1пш над aнaлoгoвIfl fи величинами, зфан щим с в элементах пйм ти накопител 7 и величиной TJI источника эталонного напр жени Дл этого заблокированные ранее элементы 22 и 23 стробировани и ключи 13- 18 начинают работать в режиме осуществ лени операции делени , причем величина U-jj - UQ подключена к входу интегратора 31, а величина U- UQ - к входу интегратора 32.. В результате ц.-К-) u;:-ui Таким образом, нар ду с операцией считывани информашш непосредственно в блоке 8 считывани осуществл ютс арифметические операции, необходимые дл повьпиени точности его работы. При оценке количества оборудовани , необходима о дл реализации данной функции в предложенном устройстве и в известном мизо ходим о учесть, что быстродействующие аналоговые запоминающие устройства требуют специальнь1Х выходных устройств усложненной конструкции, в частности, минимально возможное врем считьшани достигаетс с помощью выходного устройства, содержащего дваинтегрирующих усилител с разр дными ключами , два элемента стробировани и дифференциальный усилитель. Предложенное устройство дл выполнени арифметических операций создано с использованием п ти операционных усилителей и одного дополнительного переключател . (При анализе аппаратурных затрат на реализацию устройств операхшонный усилитель прин т наиболее сложным узлом , а сопутствующие активные и пассивные компоненть не учитывались). Таким образом, достигнуто упрощение конструкции устройства при сохранении его точности и быстродействи , так как дл обработки аналоговых сигналов в предложенном устройстве требуетс поч- га вдвое меньшее количество оборудовани . Формула изобретени 1. Аналоговое запоминающее устройство , содержащее основной накопитель, адресные входы которого соединены с выходом блока выбора адреса, информационный вход основного накопител соеди нен с выходом блока записи, .вход которого соединен с выходом первого ключа, одни из информационных выходов первого ключа вл ютс первым входом устройства , а другие соединены с шинами эталонного напр жени , дополнительный накопи тель, информационные входы которого соединены с выходом второго ключа, блок управлени , подключенный к блоку выбора адреса, дополнительному накопителю, блоку считывани , первому и второму ключам , сумматор, первый переключатель, вход которого соединен с выходом основного накопител , отличающее - с а тем, что, с целью упрощени устрой- стаа, в него введены третий, четвертый, п тый, шестой, седьмой, восьмой ключи, нуль-орган, второй переключатель, пассивный элемент, например резистор, причем ннформацнонный вход третьего ключа соединен с первым выходом блока считывани /второй выход которого подключен к входу нуль-органа, третий и четвертый выходы блока считывани соединены с взводом сумматора, выход которого соёд1б1ен с информациот1ым входом второго 1атюча и вл етс выходом устройства, Ьыход нуль-органа соединен с входом блока управлени , выход первого переключател соединен с первым входом второго переключател , выход которого соединен с первым входом блока считьша- НИН и с выходом четвертого ключа, информационные входы п того, шестого и BOCliMOrO ключей вл ютс вторым входом устройства, тшформационные йходы чет вертого и седьмого ключей вл ютс третьим входом устройства, управл ющие входы ключей подключены к соответствую щим выходам блока управлени , выход п того ключа соединен с вторым входом блока считьшани и с выходом первого переключател , выходы шестого, седьмого восьмого ключей соединены соответс венно с третьим,, четвертым и п тым вход ми блока считывани , выход третьего клю ча соединен через пассивный элемент с шестым входом блока считывани , первый и второй выходы дополнительного накопител соединены соответственно с седьмы в восьмым входами блока считьшани , тре тий выход дополнительного накопи1рел соединен с вторым входом второго переключател . 2. Устройство по п. 1. о т л и ч а ю ш е е с тем, что блок считывани сос тоит из четырех каналов, каждый из которых содержит последовательно соединенные элемент стробировани , первый пассивный элемент, например резистор и ин94 3 тегратор, в цепь оЬратной св зи которого включен клкзч, и второй пассивный элемент, например резистор, выходы интеграторой каналов вл ютс выходами блока считывани , первые входы элементов стробировани овл ютс управл ющими входами блока считывани , вторые входы элементов стробировани первого и второго каналов вл ютс соответственно с первым и вторым входами блока считывани , первый вывод второго резистора вл етс третьим входом блока считьгоани , второй вьгаод второго резистора соединен с входом интегратора третьего канала, выходы элементов стробировани второго и первого каналов соединены соответственно с первыми выводами третьего и четвертого пассивных элементов, например резисторов, вторые вьшоды которых вл ютс соответственно четвертым и п гым входами блока считывани , второй вывод второго резисfopa третьего канала вл етс шестым входом блока считывани , входы элементов стробировани третьего и четвертого каналов вл ютс соответственно седьмым и восьмым входами блока считывани . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР NO 720514, кл. Q 11 С 27/00, 1977.