SU1683012A1 - Устройство дл сложени и вычитани чисел по модулю - Google Patents

Устройство дл сложени и вычитани чисел по модулю Download PDF

Info

Publication number
SU1683012A1
SU1683012A1 SU894670883A SU4670883A SU1683012A1 SU 1683012 A1 SU1683012 A1 SU 1683012A1 SU 894670883 A SU894670883 A SU 894670883A SU 4670883 A SU4670883 A SU 4670883A SU 1683012 A1 SU1683012 A1 SU 1683012A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
elements
output
inputs
bits
Prior art date
Application number
SU894670883A
Other languages
English (en)
Inventor
Олег Николаевич Фоменко
Виктор Анатольевич Краснобаев
Валерий Петрович Ирхин
Владимир Михайлович Панков
Виктор Алексеевич Каревский
Александр Александрович Журавлев
Сергей Иванович Куцый
Original Assignee
Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И. filed Critical Харьковское Высшее Военное Командно-Инженерное Училище Ракетных Войск Им.Маршала Советского Союза Крылова Н.И.
Priority to SU894670883A priority Critical patent/SU1683012A1/ru
Application granted granted Critical
Publication of SU1683012A1 publication Critical patent/SU1683012A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов. Цель изобретени  - повышение быстродействи . Устройство дл  сложени  и вычитани  чисел по модулю содержит дешифратор 3, кольцевой регистр 5 сдвига, первый и второй блоки 7 и 4 элементов И, шифратор 8, счетчик 13, элемент ИЛИ-НЕ 14, элемент 15 запрета, первый и второй элементы И 17 и 18 с соответствующими св з ми. Сущность изобретени  со стоит в повышении быстродействи  выполнени  модульных операций сложени  и вычитани , которое достигаетс  получением результата операции в унитарном коде с последующим преобразованием в двоичный код при помощи шифратора 8. 1 ил.

Description

(/)
С
10
о со ы о
го
Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов.
Целью изобретени   вл етс  повышение быстродействи ,
На чертеже представлена схема устройства дл  сложени  и вычитани  чисел по модулю.
Устройство содержит первый информационный вход 1 устройства, первый входной регистр 2, дешифратор 3, второй блок 4 элементов И, кольцевой регистр Б сдвига, вход 6 начальной установки устройства, первый блок 7 элементов И, шифратор 8, выходной регистр 9, выход 10 устройства, второй информационный вход 11 устройства , второй входной регистр 12, счетчик 13, элемент ИЛИ-НЕ 14, элемент 15 запрета, генератор 16 импульсов, первый и второй элементы И 17 и 18, входы 19 и 20 задани  сложени  и вычитани  устройства соответственно , вход 21 запуска устройства, Информационный вход 1 устройства подключен к входу первого входного регистра 2, выход которого подключен к входу дешифратора 3. Выходы последнего подключены к входам разр дов первого входа блоха 4 элементов И, к второму входу которого и входу разрешени  записи регистра 5 подключен вход 6 устройства. Выходы разр дов выхода блока 4 элементов И соединены с входами соответствующих разр дов регистра 5, выхода разр дов которого соединены с входами соответствующих разр дов первого входз блока 7 элементов И, Выход блока 7 соединен с входом шифратора 8, выход которого подключен к входу выходного 9 регистра, выход которого  вл етс  выходом 10 устройства. Информационный вход 11 устройства подключен к входу второго входного регистра 12, выход которого подключен к установочному входу счетчика 13. Выходы р-азр дов счетчика 13 подключены к входам элемента ИЛИ-НЕ 14, выход которого подключен к второму входу блока 7 элементов Инк управл ющему входу элемента 15 запрета. К информационному входу последнего подключен выход генератора 16 импульсов, а выход подключен к вычитающему входу счетчика 13 и к первым входам элементов И 17 и 18, к вторым входам которых подключены входы 19 и 20 устройства соответственно, э выходы подключены соответственно к входу сдвига вправо и входу сдвига влево содержимого регистра 5. Вход 21 запуска устройства подключен к входу генератора 16 импульсов.
Работу устройства удобно рассматривать в двух режимах: режиме определении результата операции модульного сложени  и режиме определени  операции модульного вычитани .
Кольцевой регистр 5 сдвига содержит m двоичных разр дов (0-(т-1), где т - значение модул . Исходное состо ние регистра нули во всех разр дах. Сигнал на выходе
элемента ИЛИ-НЕ 14 по вл етс  в том случае , когда на всех выходах счетчика 13 будут нули, При проведении операции модульного сложени  (А+В) - операнды) операнд А поступает на вход первого входного регистра
2. Одиночный импульс поступающий с входа 6 на второй вход блока 4 элементов И, обеспечивает запись единицы зА-м (, т-1) разр де кольцевого регистра 5 сдвига, Операнд 3 поступает в двоичном коде на вход
второго входного регистра 12. В счетчике 13 устанавливаетс  операнд В в двоичном коде , По сигналу с входа 21 с выхода генератора 16 импульсов через открытый элемент 15 запрета поступают импульсы на вход
счетчика 13, а также на вход сдвига вправо содержимого регистра 5 через открытый элемент И 17 (присутствует сигнал на входе 19), Производитс  продвижение единицы, записанной в регистр 5, на В двоичных разр дов вправо. Когда содержимое счетчика 13 станет равно нулю, то сигнал с выхода УШИ-НЕ 14 закрывает элемент 15 запрета, запрела  прохождение импульсов на сдвиг двоичных разр дов регистра 5, и одновременно этот сигнал поступает на второй вход блока 7 элементов И, обеспечива  прохождение результата операции модульного сложени , полученного в унитарном коде, на вход шифратора 8. С выхода шифратора 8
результат операции в двоичном коде поступает на вход выходного 9 регистра.
Работа устройства при выполнении операции модульного вычитани  {А-В) mod m отличаетс  от модульного сложени  только
тем, что присутствует сигнал на входе 20, поэтому производитс  сдвиг разр дов регистра 5 на В двоичных разр дов з;;ево,

Claims (1)

  1. Формула изобретени  Устройство дл  сложени  v, вычитани  чисел по модулю, содержащее дешифратор, первый и второй блоки элементов И, шифратор , кольцевой регистр сдвига, счетчик, элемент ИЛИ-НЕ и элемент запрета, при- чем первый информационный вход устройства соединен с входом дешифратора, выходы разр дов кольцевого регистра сдвига соединены с входами соответствующих разр дов первого входа первого блока элементов И, выход которого соединен с входом шифратора, выход которого  вл етс  выходом устройства, вход запуска которого соединен с информационным входом элемента запрета, управл ющий вход которого соединен с вторым входом первого блока элементов И и с выходом элемента И ЛИНЕ , выходы разр дов счетчика соединены с соответствующими входами элемента ИЛИ-НЕ, отличающеес  тем, что, с целью повышени  быстродействи , оно содержит первый и второй элементы И, причем второй информационный вход устройства соединен с установочным входом счетчика, вычитающий вход которого соединен с выходом элемента запрета и с первыми входами первого и второго элементов И, выхода которых соединены с входами задани  сдвига вправо и влево соответственно кольцевого регистра сдвига, вход разрешени  записи которого соединен
    с входом начальной установки устройства, входы задани  сложени  и вычитани  которого соединены соответственно с вторыми входами первого и второго элементов И, выходы дешифратора соединены с входами
    соответствующих разр дов первого входа второго блока элементов И, выходы разр дов выхода которого соединены с входами соответствующих разр дов кольцевого регистра сдвига, вход начальной установки устройства соединен с вторым входом второго блока элементов И.
SU894670883A 1989-03-30 1989-03-30 Устройство дл сложени и вычитани чисел по модулю SU1683012A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894670883A SU1683012A1 (ru) 1989-03-30 1989-03-30 Устройство дл сложени и вычитани чисел по модулю

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894670883A SU1683012A1 (ru) 1989-03-30 1989-03-30 Устройство дл сложени и вычитани чисел по модулю

Publications (1)

Publication Number Publication Date
SU1683012A1 true SU1683012A1 (ru) 1991-10-07

Family

ID=21438072

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894670883A SU1683012A1 (ru) 1989-03-30 1989-03-30 Устройство дл сложени и вычитани чисел по модулю

Country Status (1)

Country Link
SU (1) SU1683012A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1388850, кл. G 06 F 7/49. 1986. Авторское свидетельство СССР № 1599857.кл. G 06 F 7/72, 1988. *

Similar Documents

Publication Publication Date Title
SU1683012A1 (ru) Устройство дл сложени и вычитани чисел по модулю
US3990071A (en) Data transmission system using frequency permutation codes
SU741322A1 (ru) Сдвигающее устройство
SU1756881A1 (ru) Арифметическое устройство по модулю
SU1162025A1 (ru) Формирователь импульсов
SU830359A1 (ru) Распределитель
SU1120343A1 (ru) Функциональный преобразователь
SU1633400A1 (ru) Арифметическое устройство по модулю
SU1285605A1 (ru) Кодовый преобразователь
SU1394239A1 (ru) Логическое запоминающее устройство
SU424119A1 (ru) Устройство для управления шаговыми двигателями
SU1667055A1 (ru) Устройство дл умножени чисел по модулю
SU1439748A1 (ru) Шифратор
SU524312A1 (ru) Устройство задержки импульсов
SU1658391A1 (ru) Преобразователь последовательного кода в параллельный
SU1683011A1 (ru) Устройство дл сложени и вычитани чисел по модулю
SU435552A1 (ru) Устройство для сокращения избыточности информации
SU1653154A1 (ru) Делитель частоты
SU1336248A1 (ru) Шифратор
SU1425674A1 (ru) Контролируемое арифметическое устройство
SU1603395A1 (ru) Процессор матричной вычислительной системы
SU494745A1 (ru) Устройство дл синтеза многотактной схемы
SU588561A1 (ru) Ассоциативное запоминающее устройство
SU473181A1 (ru) Устройство дл сравнени двоичных чисел
SU1725394A1 (ru) Счетное устройство