Поставленна цель достигаетс тем, что в вычислительный узел цифровой сетки дл решени дифференциальных уравнений в частных производных, ёод жащий первый блок пам ти, выход котсрого соединен с входом первого сумматора , выход которого подключен к первому входу первого коммутатора, второй коммутатор, выход которого соединен с первым входом регистра сдвига, первый выход которого подключен к первому входу первого блока пам ти, второй вход которого соединен с выходом третьего коммутатсра, перва группа элементов И, первый элемент И, дополнительно введеш 1 второй блок пам ти, группа элементов НЕ, втора группа элементов И, второй, третий и четвертый элементы И, втсрой, третий, чет вертый и п тый сумматсры, элемент ИЛИ первый, второй и третий преобразователи дополнительного кода в хдэ мой код, четвертый коммутатор, выход которого соединен с первым входом первого пре- образовател дополнительного кода в пр мой код, первый выход которого соединен с первым Входом второго коммутатора , Второй Вход которого подключен к первому выхрду второго преобразовател дополнительного кода в пр мой крд вторые входы первого и второго преобразователей дополнительного кода в пр мой код подключены к первой группе входов третьего коммутатора и к первы входам второго и третьего сумматоров, вторые входы которых соединены с выходами первого и второго элементов И, выхЬды которых подключены к входам .четвертого сумматора, выход которого соединен с вторым входом регистра сдвига, второй выход которого подключен к первому входу третьего преобразо вател дополнительного кода в пр мой код, выход которого подключен к первому входу третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого подклю чен к выходу четвертого элемента И,. первый вход которого соединен с вторым входом третьего преобразовател дополнительного кода в пр мой код и подключен к третьему, выходу регистра сдвига, выход второго сумматора соединен с вторым входом первого преобразовател дополнительного кода в пр мой код, выход третьего сумматора соединен с первым входом второго преобразовател дополнительного кода в пр мой код, второй вход которого соединен с первым входом четвертого коммутатора, с входом первой группы элементов И, с вторым Входом первого коммутатора- и подключен к выходу первого блока пам ти, выход третьего коммутатора соединен с входами регистра, с первыми входами второй группы элементов И и подключен к второму входу первого блока пам ти , выход регистра соединен с втсрыми входами второй группы элементов И, выходы которых подключены к первому входу второго блока пам ти, второй вход которого соединен с выходом регистра сдвига, выход второго блока пам ти через группу элементов НЕ додключен к второму входу первого сумматора, выход первого коммутатора подключен к первому входу п того сумматора, второй вход которого соединен с выходом регистра сдвига, выход п того сумматора подключен к третьему входу второго коммутатора, втора группа входов треть его коммутатора соединена с первыми входами первого и второго элементов И. На чертеже приведено предлагаемое устройство. Устройство содержит блоки 1 и 2 . пам ти, сумматоры 3-7, коммутаторы 8-11, регистр 12 знаков соседних неизвестных , регистр 13 сдвига, группы элементов И 14 и 15, преобразователь 16 дополнительного кода в пр мой код, элементы И 17-2О, элемент ИЛИ 21, группа элементов НЕ 22, преобразователи 23 и 24 дополнительного кода в пр мой код, информационные входы 25-27, последовательный выход 28 узла, параллельные информационные выходы 29 узла, управл ющие входы 30-74 узла. Предлагаемый вычислительный узел цифровой сетки позвол ет вычислить., приближени к решению в четырех соседних узлах сеточной области по алгоритму ....ul.... -ifj 1.J -.J 1|3 li . ,. .ы,..с..иР + Hi 1.J li il rJ i«,j-l ,,j l :|-4i lH: - ij MH-4i ; 4iO4 .v r;-4i « -j iiii«4 i,,iv«iM,j«i ,,, u Vv€-. «tr-M «,.,r%««V . :. «« f;.(,i)- (,,.«t«y;(9, ,.( де S номер итераций; Т - номер цика вычислени очередного Приближени ; - искомое решение задачи в узлах етки; i, j - шздексы строки к столбца сеточной области; Р - количество ите раций расчета U на одном цикле вычислени очередного приближени решени ; Q - количество итераций расчета на одном цикле вычислени очередного приближени решени ; - 30{, j ,j .diij-di.-.dj; j - di-,j, приведенные каэфт приведенные коэффициенты разностной краевой задачи соответственно дл узлов (i ,j ), (i +1,J ), ( Ь j+l), (HI, j+1). FI.J . f f,j .f,-H,.j i,j+i it-JJH приведенные правые части разностных уравнений; W - поправка к решению U , вычисл ема в. узлах сетки, дл которых индексы i и j нечетны , R - вспомогательна переменна . Предлагаемое устройство работает следующим образом. Вычисление искомого решени в узла сеточной области в общей случае осуществл етс в два раза. На первом этапе в блок 1 пам ти занос тс сочетани сумм коэффициентов по 0,1,2,3,4 членов дл узлов ( j , J ) ( 1 -fl, j ), (l ,j-t-l), (i H;j+l) соответственно В чейки O-15, 16-3i, 32-47, 48-63. В блок 2 пам ти занос тс удвоенные значени соответствующих сочетаний сумм коэффициентов по О, 1, 2,3,4 членов дл узлов { 1 , j), ( f + 1, j ), ( f , j -И), ( i 1, j +1). При этом соответствие между адресами чеек блока 1 пам ти и его содержимым устанавливаетс зависимостью: ,c,0........). () ) flio (То 304,,,), где fo (1- оС 5) (1- cL 4), 0 (1- d 5) oL4, 0 dL5, (1- oL4 f cL 5 , X - содержимое чейки запоминающего устройства с двоичным адресом 04.5,014 I cjtjjtot.j, oi, d о j. В чейки блока 2 пам ти, определ емые aapecaMK dL d dij. заноситс величина 2Х. При занесении в блоки 1 и 2 пам ти используютс информационные входы 26 узла дл задани адресов соответствующих чеек и входы 27 задани коэффициентов узла. Предварительно все разр ды регистра знаков соседних неизвестных устанавливаютс в единичное состо ние подачей н управл ющий вход 53 узла единичного сигнала. В старшие разр ды входов адре са блоков 1 и 2 пам ти задаетс код ООП путем подачи нулевых у1фавл ющих сигналов на управл ющие входы 55-6О узла. Подачей единичного сигнала на управл ющий вход 4О узла регистр 13 сдвига устанавливаетс р нулевое состо ние . На входы 26 узла подаетс код ОООО, который коммутатором 8 подключаетс к младщим разр дам входа адреса блока 1 пам ти по единичному сигналу на управл ющем входе 68. Этот же код через элементы И, группы элементов И 14, открытые едишпнымн сигналами , снимаемыми с выходов регистра 12 знаков соседних неизвестных, подаетс на младшие разр ды входа адреса блока 2 пам ти. На утфавл ющие входы 30 и 31 узла подаютс сигналы записи в блоки 1 и 2 пам ти и код нул , наход щийс в регистре 13 сдвига, записываетс в нулевые чейки блоков 1 и 2 пам ти. Далее коэффициент , поступающий на информационные входы узла 27, по единичному сюналу на угфавл ющем входе 45 узла, заноситс в щюобразователь 23 в 1дз мой код через коммутатор 11, один разр д котсрого аналогичен разр ду коммутатс а 1О, по единичному сигналу на управл ющем входе 7О узла. С выхода преобразовател 23 в пр мой код коэффициент dOj : через коммут.этор 9, по единичному сигналу на yпpaвJ ющeм входе 35, щ ин маетс в регистр 13 параллельным кодом, по единичному сигналу на управл ющем входе 38 узла. На входы 26 узла подаетс код ООО1, который аналогично коду ОООО подключаетс к младщим разр дам входов адреса блоков и 2 пам ти. На управл ющий вход ЗО подаетс сигнал записи в блок 1 пам ти и коэффициент 30 ; , снимаемый с выходов регистра 13 сдвига, помещаетс в первую чейку блока 1 пам ти. На управл ющий вход 39 узла подаетс сигнал сдвига, по которому содержимоерегистра 13 сдвига сдвигаетс на один разр д влево , что соответствует умножению коэффициента на два. На управл ющий вход 31 подаетс сигнал записи в блок 2 пам ти и величина 2dO .- с выходов регистра 13 сдвига записываетс в чейку с адресом 1. Далее выполн ютс два цикла форМ1фовани содержимого второй и третьей чеек блоков 1 и 2 пам ти . К оэффициен СО j аналогично коэффициенту do i,; с информационных входов 27 узла через коммутатор 11 принимаетс в преобразователь 23 в пр мой код и через коммутатор 9 передаетс в регистр 13 сдвига. На вход 26 узла пода етс код ОООО, которьЕй коммутатором 8 подключаетс к младшим разр дам входа адреса блока 1 пам ти. На управл ющий вход ЗО узла подаетс сигнал чтени блока 1 пам ти. Информационный выход блока 1 пам ти коммутатором 10 подключаетс к второй группе входов су матора 4, перва группа входов которого соединена с выходами регистра 13 сдвига. Коэффициент COv . суммируетс на сумматоре 4 с содержимым нулевой чейки блока 1°пам ти. Результат cyMi мировани по управл ющему сигналу на управл ющем входе 37 узла через коммутатор 9 принимаетс в регистр 13 сдвига по единичному сигналу на управл ющем входе 38 узла. После этого на входы 26 узла подаетс код ОО10, который коммутатором 8 и группой элементов И 14 подключаетс к младщим разр дам входов адреса блоков 1 и 2 пам ти. На управл ющий вход 30 узла подаетс сигнал записи в блок 1 пам ти и коэффиаиеиг , помещаетс во вторую чейку блока. 1 пам ти. По сигналу сдвига на управл ющем входе 39 содержимое регистра 13 сдвигаетс на один разр д влево. На управл ющий вход 31 подаетс сигнал записи в запоминающее устройство 2 и во вторую чейку его помещаетс величина 2 -СО результате второго цикла вновь происхо дит занесение коэффициента в регистр 13 сдвига через коммутатор 9 по единичному сигналу на управл ющем вхо 35 из преобразовател 23, чтение из первой чейки блока 1 пам ти коэффициента do J , суммирование на сумматоре 4 содержимого регистра 13 с вых . дом данных запоминающего, устройства 1 подключенного к сумматсфу коммутаторо 1О, запоминание результата суммирован в регистре 13 и запись по адресу 00ООН суммы - +clO,j в блок 1пам ти, а в блок 2 пам ти по тому жб адресу кода величины 2 (СО j ). Далее в преобразователь 23 заноситс код коэффициента bOj ив течение последующих четырех циклов: за несение коэффициента в регистр 13 чтение из блока 1 пам ти - сумм1фоеание на сумматоре 4 - прием в регистр 13 - запись в блок 1 пам ти содержимого регистра 13 - запись в блок 2 пам ти, сдвинутого на один разр д влево содержимого регистра 13, фс змиру етс содержимое чеек 4-7 блока 1 пам ти , т.е. суммы toO,,;+ 0,.j + ,, ъо + со , +СО.,.,. + + 30 i и содержимое чеек 4-7 блока 2 пам ти представл ющее собой величины 2 (to,. 1 + О), 2 ( +dOij ), 2 (-bOu ). 2 (bO,j + CO,..,- + + dlO{ il. При этом на входы 26 устройства должна подаватьс следующа последовательность кодов: 0000, 0100, ООО1,0101, ОО10, ОНО, ООН, 0111. На управл ющие входы 55-57 и 58-60 узла в это врем подаетс код ООО. После этого в гфеобразователь заноситс коэффициент 61 ,j и в течение последующих 8 циклов формируетс содержимое чеек 8-15 блоков. и 2 пам ти. На вход 26 узла подаетс така посредоватедьность кодов ОООО, 100О, ООО1, 1001,..., ОНО, 1НО, 0111, 1111. На этом формиррвание сочетаний сумм коэффшшентов дл узла ( i , j ) заканчиваетс . Далее аналогичным образом осуществл етс формирование содержимого чеек 16-31 блоков 1 и 2 пам ти, в которые занос тс сочетани сумм коэфф1рше.атов по О, 1, 2, 3, 4 членов дл узла ( +l,j ). При этом на управл ющих входах 55-57 и 58-6О узла устанавливаетс код 001. Процесс формировани сочетаний сумм коэффициентов повтор етс как дл узла (i , j ), только с информационных входов узла 27 в нужные моменты снимаютс в щэеобрааователь 23 коэффициенты дл узла (i 1, j ),.j.0,.,.j ,Ы,.,5 ,dV,j. После Этого на управл ющих входах 5557 , 58-6О устанавливаетс код О1О и аналогичным образом формируютс сочетани сумм коэффициентов , , , dlj ; ДЛЯ узла ( 1 , j +1). При фсфмироваши сочетаний сумм коэффициент тов aJ|,j ,cb4,j , ъ s,j, da ,.,j дл узла (i Itj i на узфавл ющих входах 55-57 и 58-6О устанавливаетс код ОН. После окончани формщювани сочетаний сумм коэффициентов дл чё гырех узлов в чейки блока 1 пам ти с адресами 68-72 занос тс правые части разностных уравнений f { ; ) соответственно. Iljfi i+ii +i i Дл этого на управл ющие входы 57-58 уада подаетс код 100. Значение пршшмаетс с информационного входа 27, подключаемого коммутатором Н, по сигналу на управл ющем входе 7О, к входу преобразовател 23, по сигналу на управл ющем входе 45, параллельным кодом в регистр г зеобрааовател 23. С выхода преобразовател 23 значение через коммутатсф 9 по сигналу на управл юще входе 35 принимаетс в регистр 13 сдв га, по сигналу на входе 38. На информационные входы 26 узла подаетс код 01ОО, который подключаетс комму татором 8 по сигналу на управл ющем входе 68, к младшим разр дам входа адреса блока 1 пам ти. На управл ющий :заход ЗО узла подаетс сигнал записи в |блок 1 пам ти и значение .- помещае с в чейку с адресом 68, Аналогичным образом значени ,3 ,j+- f V - .- , помещаютс в чейки с адресами 69-72, дл чего на информациойные входы 26 узла подаютс код 0101, ОНО, 0111, 100О. Далее в чейки бдока 1 пам ти с адреса 1И 6468 занос тс нулевые начальные приближейй искомого ращени в узлах (i , i ), ( i -И, /), ( f . j +1), { i +1,. j -M) и поправки W - : соответственно . Дл этого на управл ющий Вход 40 узла подаетс сигнал сброса и регистр 13 сдвига устанавливаетс в :нойь. На йходах 55-57 устанавливаетс |Код 1ОО. На входах 26 узла последовательно устанавливаютс коды ОООО, ООО1,ОО10, ООН, 010О, которые коммутатором 8 по-сигналу на управл ю щем входе 68 подаютс в младщие раз р ды йщзеса блока 1 пам ти. После устаноьк:ц .очередного кода на входах ащ)ога на управл ющий вход ЗО подает6 снгкйл- записи и код нул , снимаемы с выходов регистра сдвига, помещаетс всоответствующую чейку блока 1 пам TJBU На &ТОМ первый этап работы устрой ства заканчиваетс . На втором этапе осуществл етс вычисление нового эиближени рещени по рас етным формулам. Реализаци каждой из формул включает подготовительные операции, необходимые дл занесени ;3начений соответствующих переменньк, участвующих в вычислении, в младшие раарады регистра 13 сдвига и в iqjeобразователи 23, 24, непосредственно вычисление и занесение вычисленного значени соагвётствующей переменной в блок пам ти. Подготовительные операции дл реализации первой формулы состо т в следующем . На управл ющих входах 55-57 узла устанавливаетс код ЮО, а на шффмационном входе 26 код ООО1. Это обеспечивает подачу на входы адре са блока 1 пам ти адреса 65. По сигналу чтение на управл ющем входе 30 узла считываетс значение U , . на предьщущей итерации хран щеес в чейке 65 блока 1 пам ти, и через коммутатор 10, сумматор 4 н коммутатор 9, по единичным сигналам на управл ющих входах 32 и 37 перед аетс в регистр 13 сдвига. Значение U . . щэинимаетс также в преобразовате пь 23 дополнительного кода в пр мой код по единичному сигналу на управл ющем входе 45. В течение последующих ( П +2) тактов (и - разр дность неизвестных и коэффициентов ), содержимое старщих разр дов регистра 13 сдвигаетс вгфаво, в младшие разр дь по сигналу сдвига на управл ющем входе 41 узла. При этом элементы К 17 и 18 закрыты. Одноврек енно со сдвигом содержимого регистра 13 на информационном входе узла устанавливаетс код ОО1О, который коммутатором 8 по единичному сигналу на управл ющем входе 68 подаетс в младщие разр ды входа адреса блоков пам ти 1 и 2. На управл ющий вход ЗО подаетс сигнал чтени блока 1 пам ти. Значение iij+-i предьщущей итерации, фан щеес в 66 чейке блока 1 пам ти, по единичному сигналу на управл ющем входе 49 принимаетс в преобразователь 24. Таким образом, в результате подготовительных операций в блоки 23 и 24 помещаютс значени .- и соответственно , в младщие разр ды регистра 13 знанение и j . На управл ющих входах 55-57 устанавливаетс код ООО. По единичному сигналу на управл ющем входе 4О разр ды регистра 13 устанавливаютс в ноль. В течение последующих п циклов осуществл етс вычисление нового приближени в, узле ( -1 , j ), дл чего реализуетс формула (1). В первом цикле ра-. устройства на этом этапе подаютс единичные сигналы на управл ющие входы 42, 47, 51, 54, 61, 64, 65, 69. Это обеспечивает прием в регистр соседних неизвестных 12 знаковых разр дов и f i и . из соседних узловых процессоров по входам 25 и . , преобразователей 23 и24 дополнительного кода в пр мой код, вьщачу в соседние узловые щ)оцессоры знака U , , наход щегос в знаковом разр демладшей части регистра 13 сдвига. Далее в течение п -1 циклов подаютс единичные управл ющие сигналь на входы 43, 48, 52, 61, 64, 65, 69, 34, 33,37. Этим обеспечиваетс при начшга с младших раэрадов iqjHMoro кода и - .- и Uv из соседних узловых процессоров и i преобразователей 23, 24 Каждый п -и разр д этих чисел через коммутатор 8 подаетс в младшие разр ды входа адреса блока 1 пам ти, а роразр дна конъюнкци кода с выхода коммутат ра 8 и кода, гран щегос в регистре 1 подаетс в младшие разр ды блока 2 па м ти. Из чейки брока 1 пам ти, адрес которой определ етс кодом ,,..,mu.,c- Выбираетс ранее подготовленное частич ное произведение . iH/t 3 °i, cOjjU M do.jU$,tf ПО сигналу Чтени блока 1 пам ти на управл ющем входе ЗО.. Одновременно на управл ющий вход 31 подаётс сигнал чтени из блока 2 пам ти. Из чейки блока 2 пам ти, раз р ды адреса которой определ ютс из выражений . ,j) (ulf4)S,jH ..)Ч иннь--, (и(.()д.п.к., ..к.,...,и.,.к.-, -И разрад 1ФЯМОГО кода искомого решени на предыдущей итерации в уалах ( i -и ), а -n,j). (1, j -fl) соответственно. Si ,j ...I ( j -H) - значение знаковых разр дов искомого решени на предьщущей итерации в соответствующих узлах сеточной области, выбираетс величина коррекции кода частичного произ дени , равна 2 {aOi,jCt.-,,+ ,jCl4 + dO,.,do). Истинное частичное произведение фор мируетс путем вычитани из величины, снимаемой с инфсрмаиионных выходов блока I пам ти коррект1фующего кода, снимаемого с выходов блока 2 пам ти. Вычитание осуществл етс путем сложени на .сумматоре 3 кода, снимаемого с выходов блока 1 пам ти с дополнительным кодом корректирующего кода, формируемого путем инвертировани кода с выхода блока 2 пам ти на элементах И 17 группы 22 и добавлени единицы (Подаваемой на управл ющий вход узла 34. Выход сумматора 3 подключаетс коммутатором 1О к входам сумматора 4. Сумма с выходов сумматора 4 принимаетс в старшие разр ды регистра 13 сдвига по управл ющему сигналу на входе 38. По сигналу сдвига, поступающему на управл ющий вход 41 устройства, осуществл етс сдвиг содержимого регистра 13 на один разр д вправо. Код значени искомой функции в узле ( 1 , j ), хран щейс в младших разр дах регистра 13 через преобразователь 16. кодов, элемент И 17 и элемент ИЛИ 21, вьщаетс в соседние узловые процессоры. Преобразователь 16 дополнительного кода в пр мой код и преобразователи 23 и 24 предназначеньз дл получени пр мого кода от величины, ;фан щейс в регистрах сдвига и поступающей на его вход. Если знак величины, поступающей на вход преобразовател , отрицателен , то от нее беретс дополрительный код,. в случае положительного знака код, поступающий на вход преобразол. ател , передаетс на его выход без изменени . После прохождени п -циклов на управл ющих входах S5-5.7 устанавливаетс код 100. На информационный вход 26 подаетс код 01О1, который коммутатором 8 по единичному сигналу на управл ющем входе 68 подаетс в младшие разр ды адреса запоминающего устройства . По сигналу чтение запоминаюшегх устройства на управл ющем входе Зи узла из чейки с адресом 68 выбираетс значение jF , которое коммутатором 10 по сигналу на управл ющем входе 32 подаетс на входы сумматора 4 и суммируетс с произведеннемсЮч, IU +, ,.,,,. о,и1 йЧУо о,,. накопленным в предьщущие циклы работы устройства в регистре 13. На этом реализаци первой формулы заканчиваетс . Регистр 12 устанавливаетс в единичное состо ние по сигналу на управл ющем входе 53. На у1равл ющие входы 26 узла подаетс код ОООО и вычислительное значение , наход щеес в старших разр дах регистра 13 сдвига, по сигналу записи на управл ющих входах ЗО и 31 узла заноситс в чейку блоков 1,и 2 пам ти с адресом 64. По сигналу на управл ющем входе 4О старшие разр ды регистра 13 устанавливаютс в ноль. Далее выполн ютс , подготовительные операции дл реализации четвертой формуль.. Из блока i пам ти по сигналу на управл ющем Входе ЗО читаетс значение 1 j-f-t ран щеес в чейке с адресом 66 и передаетс в регистр 13 через коммутатор Ю, сумматор 4 и коммутатор 9. На входы адреса, при этом должен подаватьс код 10О с управл ющих входов 55-57 узла и ОО10 с информационного входа 26. Значение и.,. с вы-- ,llJ ходов блока 1 принимаетс также в щ)еобразователе 2.4 по сигналу на управл ющем входе 49. На входах 55-57 к 26 устанавливаютс коды 1ОО и ООО1 По сигналу чтени из чейки 65 блока 1 пам ти считываетс значение U f и по сигналу на входе 45 г ринимаетс в преобразователь 23. Одновременно значение и . по сигналу на входе 41 сдвигаетс в младщйе разр ды регистра 13. В резуль ,тате этих операций значение U j, помещаемс в преобразователь 24 в пр мой код и младшие разр ды регистра 13 . - в блок 23. Старщие разр ды регистра 13 по сигналу на управл ющем входе 40 устанавливаютс в ноль. На управл ющих входах 55-57 устанавливаетс код ОН и в течение последующих П Ш1КЛОВ работы устройства вычисл етс новое приближение в узле ( i -ь 1, j-H), путем реализации формулы (4). В .первом цикле единичные сигналы лодаютс на управл ющие входы 42,47,51, 54,62,63,66,67. Это обеспечивает прирегистр знаков соседних неизвестны ем в 12 знаков ( . ии ,( из соседних узловых процессоров по входам 25 и и , из преобразовате лей 23 и 24, вьщачу в соседние узловые лфоцессоры знака из-знакового разр да младщей части регистра 13 В последующие п -1 цикл подаютс единичные управл ющие сигналы на входы .43,48,52,62,63,66,67. Этим обеспечиваетс прием последовательно, начина с младщих разр дов, пр мых кодов U::4.9 .-. из соседних узловых точек , по вхоЬам 25 . из преобразователей 23 и 24, подача каждого 9 6714 -го разр да через коммутатор 8 в младшие разр ды входа адреса блока 1 пам ти и поразр дной коньюнкцйи кодов с выхода регистра 12 и коммутатора 8 в младщйе разр ды входа адреса блока 2 пам ти, выдача в соседние узловые процессоры младщего пр мого кода; У {,41 В старщие разр ды входов адреса блоков 1 и 2 пам ти посто нно подаетс код ОО.1 с управл ющих входов 55-57. По сигналу чтени блоков 1 и 2 пам ти, подаваемому на управл ющие входы 30 и 31, происходит чтение из соответствующих чеек кода, ранее подготовленного частичного произведени .f «M4if /iHjW .. коррекции этого частичного произведени в соответствии со знаками, хран щимис в регистре 12. Скоррект ованное на сумматоре 3 частичное произведение через KOMMyiaTop 10 подаетс .на входы сумматора 4, где суммируетс с суммой частичных произведений дл предыдущих разр дов, :фан щейс в регистре 13. Сумма с выходов сумматора 4 через коммутатор 9 принимаетс в регистр 13 по сигналу на управл ющем входе 38 узла. По сигналу сдвига на управл ющем входе 41 содержимое регистра 13 сдвигаетс на 1 вправо. В следующем цикле снова подавэтс сигналы чтени на управл ющие входы ЗО, 31 из соответствующих чеек бйоков 1 и 2 пам ти , выбираетс код частичного тфоизведени и соответствующий еМу корректирующий код, формируетс частичное пронзведение и добавл етс к ранее накопленной сумме частичных произведений дл предьщущих разр дов. После прохождени п циклов на управл ющих входах 55-57 устанавливаетс код 10О. На информационный вход 26 подаетс код 0111, который коммутатором 8 подключаетс к младщим разр дам входа адре- , са блока 1 пам ти. Из чейки с двоичным адресом 1ОО0111 выбираетс значение f. ,J4-i и через коммутатсф 1О, по сигпалу на входе 32, подаетс на входы сумматора 14. Значение U, с вьиюдов сумматфа 4 через коммутатср 9 принимаетс в старщие разр ды регистра 1.3 по. сигналу на управл ющем входе 38. На этом реализаци четвертой формулы заканчиваетс . Далее организуетс запись вычисленного решени в точке (i +1, j-H) в чейку блока пам ти с адресом 67. Дл этого на информашюшгые входы 2.6 узла подаетс код QO11, который коммутатором 8 подключаетс к младшим разр дам входа адреса блока 1 пам ти. На входах 55-57 при этом должен быть код 1ОО. По сигналу записи на управл ющем входе 30 информаци с выходов старших ра р дов регистра 13 сдвига помещаетс в указанную чейку, Далее вьшолн ютс подготовительные операции дл реализации третьей формулы . Старшие разр ды регистра 13 уста .навливаютс в ноль по сигналу на yiipaB л ющем входе 4О. На входы адреса блока 1 пам ти подаетс код 10О с управл ющих входов 55-57 и ООНс ин ({юрмационных входов 26 через коммутатор 8. Значение U f с входов блока 1 пам ти принимаетс в регистр 13 через коммутатор 1О, сумматор 4 и ком мутатор 9 по сигналам на управл ющих входах 32,37,38 и в преобразователь 23 по сигналу на управл ющем входе 45 На управл ющих входах 55-57 к информ ционном входе 26 устанавливаютс соответственно коды 1ОО И OOOQ. По сиг налу чтени на управл ющем входе 30 из чейки с адресом 64 читаетс значение выходов блока 1 пам ти принимаетс в преобразователь 24 в пр мой код по сигналу на управл ющем входе 49. Одновременно значение по сигналам сдвига на входе 41 сдвигаетс в мпадщие разр ды регистра 13. Старшие ра;зр ды регистра 13 по сигнал на управл ющем входе 40 устанавливаютс в ноль. На этом подготовительные операции дл вычислени U t заканчиваютс . J На управл ющих входах 55-57 устанавливаетс код 010 и в течение последующих п циклов работы устройства вычисл етс новое приближение решени в узле ( 1, j +l) путем реализации треть ей формулы. В первом цикле на управл ющие входы 42,47,51,54,62,63,65, 69 подаютс единичные управл ющие сигналы. Это обеспечивает прием в регистр 12 знаков соседних неизвестных знаковых разр дов U Л j соседних узловых процессоров по входам 25 , ,, из преобразователей 23,24 в пр мой код соответствен но, выдачу в соседние узловые процессоры знака .. из знакового разр да младшей части регистра 13, В последующие (п -l) цикл подаютс единичные управл ющие сигналы на входы 43,48,52,62,63,65,59. Этим обеспечиваетс прием последовательно, на .чина с младших разр дов пр мых содов л А ИЗ соседних узловых BxoAi1 25 и U(f;i, из блоков 2.3 к 24, подача каждого п-го разр да через коммутатор 8 в младшие разр ды входа адреса блока 1 пам ти и пораарадной коньюнкции кодов с выхода , регистра 12 и коммутатора 8 в младшие разр ды входа адреса блока 2 пам ти, вьщача б соседние узловые процессоры младшего разр да пр мого кода , J4-i из соседней узловой точки по выходу 28, По сигналу чтени блоков 1 и 2 пам ти, подаваемому на управл ющие входы 30, 31, происходит чтение из соответствующих чеек кода, ранее подготовленного частичного произведени ,,-jV,.iM ,,aM и кода коррекции частичного произведени в соответствии со знаками, хран щимис в регистре 12. Скорректированное на сумматоре 3 частичное произведение через коммутатор 10 подаетс на входы сумматора 4, где сумм1фуетс с суммой частичных произведений дл предыдущих разр дов, хран щийс в регистре 13. С выходов сумматора 4 сумма через коммутатор 9 принимаетс в регистр 13 по сигналу на управл ющем входе 38 узла. Далее содержимое регистра 13 сдвигаетс на один разр д вправо по сигналу сдвига на входе 41. После этого указанна последовательность действий повтор етс дл оче-. редкого разр да. После прохождени п-1 шиша обработки значащих разр дов на управл ющих входах 55-57 устанавливаетс код. 10О. На информационный вход 26 подаетс код ОНО, который коммутатором 8 подключаетс к младщим разр дам входа адреса блока 1 пам ти. Из чейки с двоичным адресом вьйираетс значение f i,j4xt и через ком- мутатор 10 по сигналу на входе 32 подаетс на входы сумматора 4. Значение i i с выходов сумматора 4через коммутатор 9 щэинимаетс в старшие раз ды регистра 13 по сигналу на управл ющем входе 38. На этом реализаци третьей формулы заканчиваетс , Далее организуетс запись вычисленного решени в точке ( i , j +1) в чейку блока пам ти с адресом 66, Дл это го на информационные входы 26 узла подаетс код ОО1О, который коммутатором 8 подключаетс к младшим адреса блока 1 пам ти. На входах 55-57 щ этом должен быть код 1ОО. По сигналу записи на управл ющем входе ЗО ии}юрмаци с выходов старших регистра 13 сдвига помещаетс в указанную чейку. После этого вьшолн ютс подготовительные операции дл реализации второй фqpмyлы. Старшие разр ды регистра 13 устанавливаютс по сигналу на утфав л ющем входе 40 в ноль. С управл ющих входов 55-57 в старшие входов адреса блока 1 пам ти подаетс код 1ОО и ОООО в младшие разр ды адреса с информационных входов 26 через коммутатор. 8. Значение с выходов блока 1 пам ти принимаетс в регистр 13 через коммутатор 1О, сум матор 4 и коммутатор 9 по сигналам на управл ющих входах 32, 37, 38 и в преобразователь 23 дополнительного кода в пр мой код по сигналу на управл ющем входе 45. На управл ющих входах 55-57 и информационном входе 26 устанавливаютс соответственно коды 1ОО и ООН. По сигналу чтени на управл ющем входе ЗО из чейки с адресом 67 читаетс значение U -i выходов блока 1 пам ти принимаетс в блок.зфанени и преобразовани кода неизвестного по сигналу на .управл ющем входе 49. Одновременно значение по сигналам сдвига на входе 41 сдвигаетс в младщие разр ды регистра 13. Старшие разр ды регистра 13 устанавливаютс в ноль по сигналу на управл ющем входе 40. На этом под1Х товительные операции дл вычислени f заканчиваютс . На управл ющих входах 55-57 устанавливаетс код О01 В течение последующих п циклов раб ты устройства вычисл етс новое гфибли жение решени в узле ( i +i,j ) путем реализации второй формулы. В первом цикле на управл ющие входы 42,47,51 54,61,64,67 узла подаютс единичные управл ющие сигналы. Это обеспечивает прием в регистр 12 знаковых раот дов и и(. « i+ij-f из соседшк узловы и - , rtИ VJ , J процессоров по входам 25 и ij, U из преобразователей 23 и 24 соответственно, выдачу в соседние узло вые щэоцессоры знака и из знаковог разр да младшей части регистра 13. В последующие (п - Л.) циклы подаютс диничные управл ющие сигналы на входы 3,48,52,61,64,66,67. Этим обеспеиваетс прием начина с младщих раз - - . дов пр мых кодов 054-04 из соседних узловых точек по входам 5 HUY,V 4VIj+i преобразоватеей 23 и 24, под4ча каждого р -го раз да через коммутатор 8 в младшие раэ ды входа адреса блока 1 пам ти и поразр дной коньюнкции кодов с выхода егистра 12 и коммутатора в в младшие азр ды входа адреса блока 2 пам ти, вьщача в соседние узловые процессоры младшего разр да пр мого кода О V(j из узловой по Bbixosjy 28. По сигналу чтени блоков I и 2 пам ти, подаваемому на управл ющие входы ЗО, 31, происходит чтение из соответствующих чеек кода ранее подготовленного частинного гфоизведени , ,1..U...M«1i,U;.,/ ,,jM и кода коррекции частичного произведени в соответствии со зна&ами, хран щимис в регистре 12. Скорректированное на сумматоре- 3 частинное произведение через коммутатор 1О подаетс на входы сумматора 4, где складываетс с суммой частичных произведений дл Щ)едьщущих , хран щейс в регистре 13. С выходов сумматора 4 через коммутатор 9 сумма принимаетс в регистр 13 по сигналу на управл ющем входе 38 узла. Содержимое регистра 13 по сигналу на уцрав- л ющем входе 41 сдвигаетс на один разр д вправо. Затем указанна последовательность действий повтсф етс дл очередного соседних неизвестных , поступающих на входы узла. После прохождени П -1 такта обработки зна, чащих разр дов на управл ющих входах 55-57 устанавливаетс код 1ОО. На информационный вход 26 подаетс код ОНО, который коммутатором 8 подклю- . чаетс к младшим разр дам входа адреса блока 1 пам ти. Из- чейки с двоичным адресом 1ОО ОНО выбираетс значение «.. и через коммутатор 1О р по сигналу на входе 32 подаетс на входы сумматора 4. Значение U. j с выходов суммато1 а 4 через коммутатор 9 принимаетс в старшие разр ды регистра 13 по сигналу на управл ющем входе 38.1 На этом реализаци формулы (2) заканчиваетс . Далее организуетс запись вычисленного решени в точке ( i ) fi чейку блока 1 пам ти с адресом 65. Дл этого в старшие ра&г рады адреса подаетс код 100 с управл ющих входов 55-57 узла, а в младши разр ды - код ООО1 с информационного входа узла 26. По сигналу записи на управл ющем входе 3 информаци с выходов старщих разр дов регистра 13сдвига помещаетс в выбранную чейку. Старшие регистра 13 устанавливаютс в ноль по сигналу на входе 40 узла. Описанный иро есс вычислени U4,. . повтор етс фиксированное число раз Р; задаваемое счетчиком количества итераций сеточной модели. Далее выполн ютс подготовительные операций дл реализации формулы (5). Из чейки 64 блока 1 пам ти выбираетс fpt значение и « путем пседачи в младшие и старшие разр ды входа адреса соответственно кодов ОО О О с. входом 26 узла через коммутатор, и 1ОО с управл ющих ВХОДОВ 55-57 и сигнала чтени на управл ющий вход ЗО. Значение , с информационных выходов блока 1 пам ти передаетс через коммутатор 10, сумматор 4 и коммутатор 9, по сигналам на входах 32 и 37 в старшие разр ды регистра 13. Прием кода ОV в регистр 13 происходит по ух авл юще му сигналу на входе 38 узла. Путем подачи импульсов сдвига на управл ющий вход 41 значение и егзивигае В младшие разр ды регистра 13. ПоС ле окончани сдвига старшие рагзр иы регистра 13 по сигналу на управл ющек входе 40 устанавливаютс в ноль. На управл ющих входах 55-57 устанавливаетс код ООО. Подготовительные операции дл вычислени R . на этом заканчиваютс . В течение последующих (п -f 2 циклов работы устройства реализуетс . формула (5). На управл ющие входы узл 42, 62,64, 66, 69 подаютс единичные управл ющие сигналы. Это обеспечивает цЕрием в регистр 12 в первом цикле, по сигналу на управл ющем входе 54, знаковых разр дов . и .. п i.fi из соседних узловых 1l1-Z IJ -orщэоцессоров соответственно входам 25 {р узла и вьщачу знака U - j из знакового разр да младшей части регистра 13 через элементы И 18 и ИЛИ 21 по выходу в соседние узловые процессоры. В последующие (п-1) циклы подаюто единичные управл ющие сигналы на входы 43,62,64,66, 69. Этим обеспе-. чиваетс подача в младшие разр ды адреса блсжа 1 пам ти разр дов пр мых кодов . . .. из соседних узловых процессоров через коммутатор 8 и вьщача в соседние узловые процессор з младшего разр да U : из регистра 13 через преобразователь 16 в пр мой код, элемент И 17 и элемент ИЛИ 21. Поразр дна коньюнкци кодов с вьисодов регистра 12 и коммутатора 8 подаетс в младшие разр ды входа адреса блока 2 пам ти. По сигналу чтении на управл ющих входах ЗО и 31 происходит чтение из соответствующих чеек значени ранее пог отовленного частичного произведени «y jM 4i€ljM j j aM. « « tiiW. и кода коррекции данного частичного проиэйедени в соотаетс твии со знаками, зфаа цшмио в регистре 12. Скорректирэваннею ш сумматоре 3 частичное произведение через коммутатор 10 подаётс на Ёходы сумматора 4, где складываетс с суммой частичных i oiigведешШ дд предьщуших разр дов, 5фан щейс в регистре 13. С выходов сумШтора 4 через коммутатор 9 сумма хфйнима тс в регнс-ф 13 по сигналу на :упраВл ющем входе 38 узла. Содержимое регистра 13 по сигналу на управл ющем взиэде 41 сдвигаетс на один разр д JwqjaBo. Затем указанна последовательность действий повтор етс дл очередного разр да неизвестных поступающих на входы узла. После 1фохо кдени TI -1 цикла обработки значащих разр дов на управл ющих входах 55-57 устанавливаетс код 1ОО, На иввформационный вход узла 26 подаетс код 10ОО. По сигналу чтени на управл ющем входе ЗО узла из блока 1 пам ти выбJфaeтc значение F ; и через коммутатор 10 передаетс на вторую группу входов сумматора 4, где складываетс с суммой четырехпроизведений « a w/ °M«i,,. накопленной в. .регистре 13 и поступающей на первую группу входов сумматора 4. Из чейки блока 2 пам ти с адресом 64 считываетс значение . Дл этого на управл ющих входах устанавливаетс код 100, на информационные входы 26 узла подаетс код OObO и подаетс сигнал чтеш1Я на управ л ющий вход 31. На суммат ре 3 по сигналу на управл ющем входе 34 формируетс дополнительный код ; , который коммутатором 10 подключаетс к входам сумматора-4, Сумма с выходов сумматора 4 гфинимаетс в регистр 13 по сигналу на управл ющем входе 38 На этом реализаци формулы 5 заканчиваетс . Значение R- помещаетс в чей t J ку 65 блока 2 пам ти. Дл этого на ухфавл юших входах 58-60 устанавливаетс код 100, на информационнь1х.входах 26 код ООО1 и подаетс сигнал записи на управл ющий вход 31. Дл реализации формулы (6) регистр . 13 сдвига устанавливаетс в ноль и на угфавл ющие входы 55-57 узла подаетс код ООО. В течение последующих (п ) циклов осуществл етс вычисление W . В первом цикле подаютс единичные сигналы на управл ющие входы 42, 62, 64, 66, 69, что обеспечивает прием по сигналу на управл ющем входе 54 в регистр 12 знаковых разр дов f-i.i.4-, . .«f,j 3 соседних узловых процессоров с входом узла 25 и выдачу знакаШФ по выходу 28 в соседние узловые процессоры. Далее в течение (п -1) цикла единичные сигналы подаютс на управл ющие входь 44,62,64,66,69, чем обеспечиваетс подана в младщие разр ды адреса блока 1 пам ти младших разр дов пр мых кодов Wf,i ..j .W,U из соседних узловых процессоров через коммутатор 8 и вьщача в соседние узловые прсщессоры младщегх) разр да W из регистра 13 через преобразователь 1 , в пр мой код, элемент И 17 . и элемент ИЛИ 21. Пс азр дна коньюнкци кодов с выходов регистра 12 и коммутатора 8 подаетс в младщие разр ды входа адреса блока 2 пам ти. По сигналу чтени на управл щих входах ЗО и 31 про исходит чтение .-из соответствующих чеек значени ранее подготовленного частичного произведени . Т + -bfcO,%jW,-.j frJ +CO,.,-W-,j.-ttl + dOf,jW| . и кода коррекции дан ного частичного произведени в соответ- ствии со знаками, храшпцимис в регист ре 12. Скорректированное на сумматоре 3 ч тичное произведение через коммутатор 1О подаетс на входы сумматора 4, где складываетс с суммой частичных произведеннй дл предыдущих разр дов, хра н щейс В регистре 13. С выходов сумматора 4 через коммутатор 9 сумма пр1шимаетс в регистр 13 по сигналу на управл ющем входе 38 узла. Содержимое регистра 13, по сигналу на управл ющем входе 41 сдвигаетс на один разр д вправо . Затем указанна последовательность действий повтор етс дл очередного ра р да соседних неизвестных поступающего на входы узла. После прохождени {п -1) цикла обработки значащих разр дов на . управл ющих входах 58-6О устанавливаетс код 10О, все регистра 12 по сигналу на управл ющем входе 53 устанавливаютс в единичное состо ние, на информационные входы 26 узла подает с код ОО01. По сигналу чтени на угфавл ющем входе 31 значение R j j выбираетс из чейки 65 блока пам ти. Путем добавлени на сумматоре 3 единицы, поступающей на управл ющий вход 34 к обратному коду 1 : , снимаемому с выходов группы инверторов 22, формирует . с дополнительный код R- . Полученный код с Выходов сумматора 3 через коммутатор 10 по едшшчному сигналу на управл ющем входе 33 передаетс на вторую группу входов сумматора 4, где складываетс с суммой четырех произведений Wi-a,j + ьо,-vX/;. 4.co.,j W-f Oj j -i j-. накопленной в регистре 13 л поступающей на первую группу ВХОДОВ сумматора 4. Результат сложени , принимаетс в регистр 13. В течение последующих (п +2) тактов знагчеш1еед г сдвигаетс в младщие разр ды регистра 13 по сигналу на управл ю щем входе 41. Процесс вычислени повтор етс циклически фиксированное число раз О. , задаваемое счетчиком количество итераций сеточной модели . В последнем Q-м-цикле сдвиг в младщие разр ды регистра 13 дитс после записи W в блок. 1 пам ти . Дл этого на втравл ющие входы 55-57 узла подаетс код 1ОО, на информационные входы 26 - код 1001. По сигналу записи на управл ющем входе ЗО узла значение W . помещаетс в IIJ чейку с адресом 73 блока 1 пам ти, а затем в течение (п +2) тактов подаютс сигналы сдвига на вход 41. Далее вычисл етс очередное приближение рещени в узле ( i , j ) по формуле (7). Старшие разр ды регистра 13 устанавливаютс в ноль по сигналу на управл ющем входе 40. На информационном входе 26 узла устанавливаетс код ОООО. Значение UY ; по сигналу чтени на MJ управл ющем входе ЗО считываетс из 64 чейки блока 1 пам ти.-По сигналу на управл ющем входе 32 U передаетс через сумматор 4 и коммутатор 9 в старшие разр ды регистра 13 сдвига. На управл ющих входах 55-57 и ин- формационном входе 26 узла устанавливаютс соответственно коды 1ОО и 1О0 на управл ющий вход ЗО подаетс сигнал чтени . Значение W выбираетс из чейки с адресом 73блока 1 пам ти. По с игналу на управл ющем входе 32 передаетс на входы сумматора 4 где складываетс со значением U Л . хран щимс в старших разр дах регистра 13. Одновременно значение wW с выходов блока 1 пам ти по сигналам на управл ющих входах 45 49 принимаетс в гфеобразователи 23 и 24 дополнительного кода в щ) мой код. На управ л ющих входах 55-57 и информационном входе 26 устанавливаютс соответственно коды IOO и 0000. По сигналу записи на управл ющем входе ЗО очередно приближение в узле ({ ,j ), прин тое в регистр 13 сдвига с выходов сумматора 4 через коммутатор 9, помещаетс в 64 чейку блока 1 пам ти, В течение последующих тг тактов на одно разр дных сумматорах 5-7 в последовательном коде формируютс суммы ( Wj i +w|b),).Kft,i + И помещаютс соответственно в преобразователи 23, 24 и регистр 13 сдвига. Дл этого подаютс единичные сигналы на управл ющие входы 72 и 7-3 обеспечивающие прием младщих разр дов , . и . из соредних узловых пропессоров соответственно на входы сумматоров 5-7, сигналы сдвига на вхо ды 46,50,41, единичные сигналы на управл ющие входы 43 и 74, обеспечивающие вьщачу не преобразованного до- полнительного кода , через преоб- разователь 16 и элемент И 17 на выход узла 28. В последующем такте по сигналам . сдвига на управл ющих входах 4.6,50 и 41 полученные суммы сдвигаютс на один разр д вправо, что соответствует умножению их иа коэффициент 1/2. Сигн лы на управл ющих входах 72,73 в. это врем нулевые. Далее вычисл етс очередное приближение рещени в узле (i +1, J +l). а управл ющие входы 55-57 подаетс код 10О, на информационные входы 26 узла - код ОО11. По сигналу чтени на управл ющем входе ЗО значение Ui. ... выбираетс из чеи ti ки 67 блока 1 пам ти и по сигналу на управл ющем входе 32 передаетс коммутатчром 10 на вторые входы сумматора 4, гае суммтуетс со значением 1/2 3 1 jW поступающим на первые вхойы, с выхода регистра 13 сдвига . Значение U | по сигналу на управл ющем входе 38 принимаетс в ,регистр 13 и по сигналу записи, подаваемому на управл ющий вход 30, вычисленное рещение заноситс в чейку 67 блока 1 пам ти. Величина 1/2 fj+Mf V по сигналам на управл ющих входах 36 и 38 через коммутатор 9 предаетс из преобразовател 24 в старщие разр ды регистра 13. На управл ющие входы 5557 и информационные входы 26 узла подаютс коды 100 и 0010 соответственно . Это обеспечивает, выборку, по сигналу чтени ,на угфавл ющем входе ЗО значени , из чейки 66 блока пам ти . Очередное приближение рещени в узле ) вычисл етс путем суммировани на сумматоре 4 -кода с информационного выхода блока 1 пам ти, подключаемого к сумматору 4 коммутатором 10 по единичному сигналу на управл ющем входе 32, и величины, хран щейс в старщих разр дах регистра 13. . Полученна сумма через коммутатор 9 по сигналу -на управл ющем входе 37 п|зинимаетс в регистр 13 по сигналу на входе38. На управл ющий вход ЗО подаетс сигнал записи и вычисленное значение помещаетс в чейку 66 блока 1 пам ти. В старщие и младщие разр ды входа адреса блока 1 пам ти 1ОО и ООО1 соответстподаютс коды 1UU и венно с управл ющих входов 5 5-57 и информационного входа 26 узла. Значение 1/2 (W|J5 + .|- ) принимаетс по сигналу на входе 38 из преобразовател 24 через коммутатор 9, по единичному сигкилу -на управл ющем входе 36 в регистр сдвига 13. На управл ющий вход 30 подаетс сигнал чтени . Значение 0 j , выбранное из чейки 65 блока 1 пам ти, подаваемое на входы сумматора 4 через коммутатор 40 по сигналу на входе 32 узла, складываетс с величиной, наход щейс в регистре 13. Вычисленное новое приближение решени в узле (ч, j ) по сигналу на отправл ющем входе 38 принимаетс в регистр 13 сдвига. По сигналу записи на управл ющем входе ЗО значение заноситс в чейку 65 блока 1 пам ти. На этом вычисление нового хфиближени решени в узлах {-f , j ., ( f +1. j ), ( i , j +1), С i +1, j +1) заканчиваетс . Подава на входы 55-57 и 26 узла коды 100 ОООО, ЮО 0001, 1ОО ОО10 и 1ОО ООН можно, по управл ющему сигналу на входах 44 узла и сигналу чтени на входе ЗО, осуществить считывание полученного решени по выходам 29 узла.. Предлагаемое устройство благодар на личию новых элементов и св зей между ними позвол ет ускорить процесс получени решени . Формула изобре-тени Вычислительный узел цифровой сетки дл решени дифференциальных уравнений в частных производных, содержащий первый блок пам ти, выход которого соединен с первым вхойом первого сумматора , выход которого подключен к первому входу первого коммутатора, второй ком .мутатор, выход KOTqporo соединен с первым входом регистра сдвига, первый вы хсзд которого подключен к первому входу первого блока пам ти, второй.вход которого соединен с выходом третьего коммутатора , перва группа элементов И, первый элемент И, отличающи йс тем, что, с целью повьшени быстродействи устройства,. в него введены второй блок пам ти, группа элементов НЕ, втора группа элементов И, второй, третий и четвертый элементы И, второй, третий, четвертый и п тый сумматоры, элемент ИЛИ, первый, втсрой и третий преобразователи дополнительного кода в Щ) мой код, четвертый коммутатор, выход которого соединен с первым входо первого преобразовател дополнительного кода в 1ФЯМОЙ код, первый выход которого соединен с первым входом второго коммутатора, второй вход которого подключен к первому выходу второго гфеобразовател дополнительного кода в пр мой код, вторые входы первого и второго преобразователей дополнительного кода в пр мой код подключены к первой группе входов третьего коммутатора и к первым входам второго и треть его сумматоров, вторые входы которых соединены с вы содами первого и второго элементов И, выходы которых подключены к входам четвертого сумматора, вы ход которого соединен с вторым входом регистра сдвига, второй выход которого подключен к первому входу третьего преобразовател дополнительного кода в пр мой код, выход которого подключен к первому входу третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента И, первый вход которого соединен с вторым Входом третьего преобразовател дополнительного кода в пр мой код и подключен к третьему выходу регистра сдвига, выход второго сумматора соединен с. вторым входом первого преобразовател дополнительного кода в пр мой код, выход третьего сумматора соединен с первым входом второго преобразовател дополнительного кода в пр мой код, второй вход которого соединен с первым входом коммутатора , с входами элементов И первой группы, с вторым входом первого коммутатора и подключен к выходу первого блока пам ти, выход третьего коммутатора соединен с входами регистра , с первыми, входами элементов И второй группы и подключен к второму входу первого блока пам ти, выход регистра соединен с вторыми входами элементов И группы. Выходы которых подключены к первому входу второго блока пам ти, второй вход которого соединен с выходом регистра сдвига, выход второго блока пам ти через группу элементов НЕ подключен к второму, входу первого сумматора, выход первого коммутатора подключен к первому входу п того сумматора второй вход которого соединен с выходом регистра сдвига, выход п того сумматора подключен к третьему входу втсрого коммутатора , втора группа входов третьего коммутатора соединена с первыми входами первого и второго элементов И. .Источники информации, прин тые во внимание гфи экспертизе 1.Авторское свидетельство СССР № 546891, кл. G 06 F 15/34, 1977.