SU1683009A1

SU1683009A1 - Устройство дл делени

Info

Publication number: SU1683009A1
Application number: SU894659113A
Authority: SU
Inventors: Андрей Антонович Жалковский; Александр Антонович Шостак; Леонард Орестович Шпаков
Original assignee: Предприятие П/Я М-5339
Priority date: 1989-03-06
Filing date: 1989-03-06
Publication date: 1991-10-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ дл построени устройств дл делени чисел. Целью изобретени вл етс повышение быстродействи . Устройство содержит группу вычислительных узлов 1-i-1m группу узлов 2 формировани функций генерации и транзита переноса и введен ную группу узлов формировани переноса из старшего разр да. 6 ил.

Description

о Я ft о////

tfmt

1Л

С

гг

дг

///

art

о

ы о о о

Изобретение относитс к вычислительной технике и может быть применено в быстродействующих арифметических устройствах дл выполнени операции делени чисел.

Цель изобретени - повышение быстродействи устройства.

На фиг. 1 приведена обобщенна структурна схема устройства; на фиг. 2 - структурна схема одного из вариантов реализации устройства (в нем 8 разр дов делимого делитс на 4 разр да делител и образуетс 5 разр дов частного); на фиг. 3 - функциональна схема вычислительной чейки вычислительного узла; на фиг. 4 - функциональна схема знаковой чейки вычислительного узла; на фиг. 5 - функциональна схема чейки узла формировани функций генерации и транзита переноса; на фиг. 6 - функциональна схема узла формировани переноса из старшего разр да вычислительного узла.

Устройство дл делени содержит (фиг. 1) вычислительные узлы 1 &-1т, узлы 2|-2т формировани функций генерации и транзита переноса, узлы 3|-3т формировани переноса из старшего разр да вычислительного узла, вход 4 делител устройства, первый 5 и второй 6 входы делимого устройства , входы и разр дов первого и второго входов делимого устройства соответственно , выход 7 частного устройства, выход 7 разр дов первый 8 и второй 9 выходы остатки устройства, вход 10 логической 1 устройства, выходы сумм 11 )- 11m и переносов 12i-12m вычислительных узлов 1 |-1т соответственно, выходы 13i- 13m первой группы узлов 2j-2m соответственно , выходы 14i-14m второй группы узлов 2 j-2m соответственно, выходы 15i-15m младших разр дов первой группы и выходы 16i-16m младших разр дов второй группы узлов 2i-2m соответственно. Одна из возможных реализаций устройства изображена на фиг, 2. В ней вычислительные узлы 1l-1m построены в виде совокупности знаковых чеек 17 и вычислительных чеек 18, узлы 2i-2m формировани функций генерации и транзита переноса - в виде совокупности чеек 19, а узлы 3i-3m формировани переносов из старшего разр да - в виде чеек 20.

Вычислительна чейка 18 содержит (фиг. 3) элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 21 и 22 элемент НЕ 23, элементы И 24 и 25, элементы ИЛИ 26, вход 27 (он же вл етс выходом чейки) разр да делител , входы 28 и 29 разр дов функций генерации и транзита переноса соответственно, управл ющий вход 30 (на этот вход подаетс значение

соответствующего разр да частного), который вл етс и выходом 31 чейки 18, выходы суммы 32 и переноса 33 чейки 18, выход 34 чейки,

Знакова чейка 17 содержит (фиг. 4)

элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 35, элемент НЕ 36, элементы И 37 и 38, элемент ИЛИ 39, входы функций 40 генерации и функции 41 транзита переноса, управл ющий вход 42

0 (на этот вход подаетс значение соответствующего разр да частного или дл первого р да, уровень логической 1), который вл етс и выходом 43 чейки 17, выходы суммы 44 и переноса 45 чейки 17.

5 Ячейка 19 узла формировани функций генерации и транзита переноса содержит (фиг, 5) элемент И 46, элемент ИЛИ 47, входы суммы 48 и переноса 49 и выходы функции 50 генерации и функции 51 транзита

0 переноса чейки 19.

Ячейка 20 (узла формировани переноса из старшего разр да) содержит (фиг. 6) п ть элементов И 52-56, элемент ИЛИ 57, входы 58-63 разр дов функций генерации

5 переноса и входы 64-68 разр дов функций транзита переноса, выход 69 переноса из старшего разр да вычислительного узла,

Рассмотрим функциональное назначение л реализацию основных узлов и блоков

0 устройства дл делени ,

Каждый из узлов 1-f-1m предназначен дл вычислени в соответствии с алгоритмом делени без восстановлени остатков соотвлствующего остатка в виде двух чи5 сел: первого числа, составленного из поразр дных сумм, и второго числа, составленного из поразр дных переносов (сумма этих двух чисел равна остатку). Входной информацией дл каждого из узлов 1ч

0 1m вл ютс три числа. Первое число - делитель, второе и третье представл ют собой совокупность разр дов функций соответственно генерации и транзита переноса соответствующего остатка (дл первого узла

5 второе число вл етс нулем, а третье число - делимым) с присоединенными младшими разр дами, поступающими с первого 5 и второго 6 входов делимого устройства. Фактически в каждом из узлов 12-1т из значе0 ни остатка, представленного в двухр дном коде совокупностью разр дов функций генерации и транзита переноса, вычитаетс (или прибавл етс ) значение делител и образуетс двухр дный код нового остатка.

5 Особенностью первого узла 1i вл етс то, что на его входы второй и третьей групп может подаватьс значение остатка с первого 8 и второго 9 выходов устройства в виде совокупности разр дов функций генерации ч транзита переноса при многократном использовании устройства в процессе выпол- нени операции делени (это тот случай, когда количество одновременно формируемых разр дов частного m меньше полной разр дности требуемого частного).

Одной из возможных реализаций узлов 1i-1m вл етс их построение в виде совокупности знаковых 17 и вычислительных 18 чеек (фиг. 2, 3 и 4), между которыми отсутствуют переносы.

Узлы 2t -2m дл каждого разр да определ ют значени функций генерации и транзита переноса по значению разр дной суммы и значению поступившего в данный разр д переноса. Они могут быть реализованы в виде совокупности чеек 19 (фиг. 2 и 5).

Узел 3 по значени м функций генерации и транзита переноса, вырабатываемых соответствующим узлом 2, вычисл ет значение переноса из старшего разр да узла 1. Функци , реализуема узлом 3, определ етс выражением

Р GM +TMG0 + TMToG 1 +TMT0TiG2 +

++ TMT0TiT2Т„-1См

где Gk. Tk - функци соответственно генерации и.транзита переноса к-го разр да остатка (k 0,1,2,...m; rn - количество числовых разр дов делител );

GM, Тм - функции соответственно генерации и транзита переноса модифицированного знакового разр да.

Дл одной из возможных реализаций устройства (фиг. 2) узлы переноса из старшего разр да узла 1 i-1m могут быть построены так, как это показано на фиг. 6.

Опишем работу устройства дл делени на примере его реализации, изображенной на фиг. 2.

На вход 4 делител устройства подаетс значение четырех разр дов положительного делител 0: Ci €2 Сз СА, на первый вход 5 делимого устройства поступают нули, а на второй вход 6 делимого устройства - значение восьми разр дов положительного делимого с модифицированным знаковым разр дом ам а0; ai аг asa asaeayae.

В случае поступлени делимого в виде совокупности разр дов функций генерации и транзита переноса, что возможно, например , при многократном использовании устройства , разр ды функции генерации переноса должны подаватьс на первый вход 5 делимого, а разр ды функции транзита переноса - на второй вход б делимого устройства.

Первый узел 1i производит вычитание из значени старших четырех разр дов делимого значени четырех разр дов делител . Настройка этого узла на вычитание (т. е.

на прибавление к старшим четырем разр дам делимого дополнительного кода ДРЛИ- тел ) осуществл етс уровнем логической 1, поступающим с входа 10 уровн логиче- 5 ской 1 устройства, который инвертирует все разр ды делител и подаетс на вход 49 переноса самой младшей чейки 19 первого узла 21. Первый узел 2i формирует функции генерации G и транзита Т переноса по зна0 чени м сумм и переносов двух знаковых чеек 17 и четырех вычислительных чеек 18 первого узла 1ч. На выходе 1 первого узла 3i ( чейка 20) вырабатываетс перенос Р из старшего разр да узла 11 согласно выраже5 нию

Р GM + TMGo + TMT0Gi + TMT0TiG2 + + TMT0TiT2G3 + TMT0TiT2T3G4

Значение переноса на выходе 7i вл етс старшим разр дом частного q0, который

0 равен 1, если значение старших четырех разр дов делимого больше либо равно значению делител , или равен 0 в противном случае.

Далее действи , производимые в(|-1)-м

5 узле 2j-i функций генерации и транзита переноса и J-м узлом 1j (, 3, 4, 5), соответствуют действи м, производимым во врем очередного J-ro цикла обычного делени без восстановлени остатка: если (0), то

0 делитель вычитаетс (прибавл етс ) из (J-1)- го остатка, образуемого в виде разр дов сумм и переносов на выходах (J- 1)-го узла 1j-i. Узел 2s вырабатывает значени разр дов функций генерации и транзита перено5 са, которые участвуют в определении последнего (младшего) разр да частного, а также подаютс на выходы 8 и 9 остатка устройства.

Claims

0 Формулаизобретени

Устройство дл делени , содержащее m вычислительных узлов (т - число формируемых цифр частного), m узлов формировани функций генерации и транзита

5 переноса, причем вход делител устройства соединен с входами первой группы 1-го вычислительного узла , 2т), выходы переносов и сумм которого соединены cs входами первой и второй групп соответст0 венно 1-го узла формировани функции генерации и транзита переноса, первый и второй входы соответствующих разр дов делимого устройства соединены с входами второй и третьей групп соответственно пер-

5 вого вычислительного узла, вход настройки которого соединен с входом логической 1 устройства, входы старших разр дов второй и третьей групп j-ro вычислительного узла

, 3т) соединены с выходами младших

разр дов первой и второй групп соответственно (J-1}-ro узла формировани функций генерации и транзита переноса, входы младших разр дов втброй и третьей групп j-ro вычислительного узла соединены с входами соответствующих разр дов первого и второго входов делимого устройства, выходы младших разр дов первой и второй групп m-ro узла формировани функций генерации и транзита переноса соединены с первым и вторым выходами соответственно остатка устройства, отличающеес тем, что, с целью повышени быстродействи , оно содержит m узлов формировани переноса из старшего разр да, причем выходы

Ч

7ff

0

первой группы и старших разр дов второй группы 1-го узла формировани функций генерации и транзита переноса соединены с входами первой и второй групп 1-го узла формировани переноса из старшего разр да соответственно, вход настройки j-ro вычислительного узла соединен с выходом (j-1)-ro узла формировани переноса из старшего разр да и с выходом (jH)-ro разр да частного устройства, выход m-ro узла формировани переноса из старшего разр да соединен с выходом m-ro разр да частного устройства.

фиг 2

ъ-60

Ј

47

4/

i-{

гю

iT

j

/#г

fej

У j

,J/

4/

47

17

№

фигЛ

f i

-. ,

50

фиг. 5

i

Ј /

-т

49

51