SU767758A1 - Цифровое устройство дл ограничени чисел - Google Patents
Цифровое устройство дл ограничени чисел Download PDFInfo
- Publication number
- SU767758A1 SU767758A1 SU782568019A SU2568019A SU767758A1 SU 767758 A1 SU767758 A1 SU 767758A1 SU 782568019 A SU782568019 A SU 782568019A SU 2568019 A SU2568019 A SU 2568019A SU 767758 A1 SU767758 A1 SU 767758A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- result
- input
- overflow
- block
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ОГРАНИЧЕНИЯ
Изобретение относитс к вычислительной технике и может быть использовано в арифметических устройствах цифровых вычислительных машин, работающих в системах управлени и рагу- 5 лировани , и вл етс усовершенствованием известного устройства.
По основному авт.св. № 690477 известно устройство ограничени , используемое преимущественно в ариф- 10 метических устройствах управл кидих цифровых вычислительных машин, работающих в контурах измерени различных параметров регулирующих систем.
Известное цифровое устройство ог- 5 раничени по модулю,-содержацее регистр операнда, регистр ограничител , регистр результата, сумматор, первый преобразователь кодов, первый блок анализа знаков, блок коррекции,две 20 группы элементов И, группу элементов ИЛИ и элемент И, управл ющий вход которого соединен с выходом блока коррекции и управл ющими входами первой группы з лементов И, информацией- 25 ные входы первой и второй групп элементов И соединены с выходами сумматора , а их ВЫХОДЫ через группу элементов ИЛИ соединены с информационными входами регистра результата,30 ЧИСЕЛ
выходы которого подсОединены к информационным входам регистра операнда, а управл ющие входы регистра операн- . да и регистра результата соединены с шиной синхроимпульсов, выходы гистра операнда через первый преобразователь кодов/подсоединены к первым входам сумматора, а втЪрые входы первого преобразовател кодов соединены с выходом первого блока анализа знаков и млсщшим разр дом регистра результата , знаковые разрйды регистра ограничител и регистра операнда подключены соответственно к первым и вторым входам первого блока анализа знаков блока коррекции, преобразователь кодов и второй блок анализа знаков, выходы которого соединены соответственно со знаковыми , разр дами регистра операнда и регистра результата, выход второго блока анализа знаков через первый блок анализа знаков соединен с управл ющим входом второго преобра|зовател кода, информационные входы ,которого соединены с выходами регистра операнда, а выходы - со вторыми входами сумматора.
Известное устройство решает задачу выделени задан.ной зоны чисел и огра ничени этой зоны чисел по модулю зайсГнйогочисЛа, содержащегос в чейке А запоминающего устройства ЦВМ, определ емой командой 1ШМ (ограничитель. ), засылаемой в регистр ограничител % устройства ограничени . Далее в соответствии с временной диаграммой реализуетс математическа зависимость; г. . f R, если/К 7 / t А, еслиДА / /R/(l где R - содержимое регистра результата , А - содержимое чейки ЗУ,опреде емой командой ЦВМ в конкрет ном устройстве - содержимое - регистра ограничител Р„ Ей. Йедостатками известного устройст Sa вл ютс сравнительйо ограниченные функциональные возможности и сравнитёльнО низка точность его ра боты в .особых точках вычислений, требующие введени дополнительных; программных затрат ЦВМ дл их повышени . Наприме р, при работе на .границе разр дной сетки за счет дискретности измерений возможны перепол нени разр дной сетки и тогда результат от предыдущей рперации. т.е содержимое регистра Р,, вл ющеес оШёрандом в операции ограничени , будет переп9лненным, но ложно удовлётТвбр юЩим услови м математической зависимости (1), что приведет к неправильному выполнению закона регулировани осушествл емрго ЦВМ. С целью устранени ошибок рег лировани , . повышени точности работы ЦВМ, следовательно, и устройства ограничени , в рабочую программу ЦВМ вводитс подпрограмма анализа разр да переполнени ( Р ) и. прин ти соответствующего решени . Кроме того, при отработке некото рых законов управлени требуетс вы деление зоны нечувствительности, ап паратно выражающее с в обнулениирезультатов предыдущих вычислений как ошибочных, в зависимости от ана лиза на заданную константу. Данна операци до сих пор проводилась программным путем, трёбуквдим определенных программных затрат, и, соответственно , времени дл ее выполнени . Цель изобретени - повышение точ ности устройства и расширение его функциональных возможностей. Это достигаетс тем, что устройст во ограничени содержит элемент НЕ . триг1 ёр переполнени и дополнительный элемент ИЛИ, причем выходы знакового разр да и разр да переполнени регистра ре .зультата подключены к первому и . второму входам элемента НЕ-И, вйосод которого свйзан с вхОдом установки триггера переполнени , вход сброса которого вл етс входом устройства, а выход триггера переполнени подключен к первому входу дополнительного элемента ИЛИ, второй вход которого св зан со знаковым раз р дом регистра результата, а выход дополнительного элемента ИЛИ св зан с первым блоком анализа знаков. На чертеже представлена структурна схема устройства. Устройство содержит регистр 1 операнда , регистр 2 ограничител , регистр 3 результата, сумматор 4, первый преобразователь 5 кодов, первый блок б анализа знаков, блок 7 коррекции, группу элементов 8 И пр мой передачи кодов, группу элементов 9 И передачи кодов со сдвигом влево, группу элементов 10 ИЛИ, элемент 11 И, второй преобразователь 12 кодов, второй блок 13 анализа знаков, дополни-, тельный блок 14 анализа знаков, блок 15 анализа переполнени разр дной сетки, содержащий элемент 16 НЕ-И и триггер 17 переполнени . Регистр 1 операнда (р) осуществл ет промежуточное хранение ограничиваемых величин. Регистр 2 ограничител (р,;) предназначен дл запоминани чисга-ограничител , которьм определ етс зона чисел в операции ограничитель и зона нечувствительности в операции выделить зону нечувствительности . Регистр 3 результата (Р-},) предназначен дл хранени операнда, т.е. результата предьвдущей операции или. вв.одимой ирЗУ ограничиваемой величины. Фиксирует значение результата исполнени текущей операции. Сумматор 4 (см) совместно с преобразовател ми 5 и 12 кода предназначен дл преобразовани исходной информации в результат текущей операции. Блоки б, 13, 14 анализа знаков и блок 15 анализа переполнени разр дной сетки предназначены дл определени алгоритма исполнени операции суглматора. Группы элементов 8 и 9 И передачи кодов и группа элементов 10 ИЛИ осуществл ют пр мую или со сдвигом влево передачу результата на вход регистра 3 результата. Элемент 11 И осуществл ет пОдачу единицы в младший (N-ый) разр д сумматора 4 в случа х обращени кода из пр мого в дополнительный . Устройство осуществл ет функции . ограничени и выделени зоны нечувствительности , интерпретаци которых заключаетс в следующем. Ограничение - содержимое регистра результата остаетс без изменени , если оно по модулю меньше ограничители, и разр д переполнени регистра результата равен нулю (т.е. переполнение разр дной сетки не имело места). В случае, если модуль содержимого регистра результата больше содержимого ограничител или признак переполнени регистра результата равен единице (т.е. в предьщущей операции имело место переполнение разр дной сетки) т.о на регистре результата фиксируетс модуль значени ограничител со знаком результата. Вьаделение зоны нечувствительности - содержимое регис-тра результата остаетс без изменени , если оно по модулю меньше ограничител , s случае,если модуль содержимого регистра результата больше содержимого ограничител , то регистру результата присваиваетс нулевое значение. Математическа запись алгоритмов опера14ии ограничение : R f бсли /R/ А и S 0 ° ,,если/ly А или 1 вьщеление Эоны нечувствительности: Устройство при выполнении функци ограничени работает следующим образом . Ограничиваемое число заноситс в регистр 3, оно не может быть резуль татом предыдущей операции. Модуль ограничител заноситс в регистр ограничител 2. Числа считаютс положительными, если их знаковые старшие левые разр ды наход тс в состо нии нул и отрицательными, если в состо нии единицы. При передаче первого синхроимпульса ограничиваемое число переписываетс из регистра 3 в регистр 1. Дл определени большего по модулю из чисел, подготовленных в регистрах 1 и 2, на вход первого слагаемого сумматор 4через группу элементов И пр мой передачи кодов 5 поступает содержимое регистра 2. На вход второго слагаемого сумматора 4 через преобразователь 12 кодов поступает содер жимое регистра 1 в пр мом коде, есл оно отрицательное, или в обратном коде, если оно положительно. Анализ знаков в этом случае ведетс первым блоком б анализа знаков, он же выби рает соответствующие сигналы, управ л ющие работой преобразователей 5и 12. В случае передачи первый или вто рой входы сумматора обратного (инве сного) кода одного из слагаемых ч;ер элемент 11 И в цепь переноса младше го разр да сумматора 4 с блока 7 ко рекции синхронно суммированию этих чисел подаетс единица. Анализ знака содержимого регистра 1 операн/ia осуществл етс вторым блоком 13 ана лиза знаков, который вл етс дополнительным к первому блоку б анализа знаков. БЛОКИ анализа знаков представл ют собой набор логических элементов И, ИЛИ, вырабатывающих управл ющие сигналы дл управлени преобразовател ми 5 и 12 кодов. Результат вычитани модулей содержимого регистра 2 ограничител и регистра 1 операнда записываетс через группу элементов И 8 и ИЛИ 10 в регистр 3 результата. Новое значение регистра 3 результата анализируетс по знаку резул тата вторым блоком 13 анализа знаков и дополнительным блоком 14 анализа знаков, представл ющем собой логи- ческий элемент ИЛИ. Алгоритм анализа определ етс также состо нием блока переполнени разр дной сетки, т.е. состо нием | знакового разр да и триггера 1 переполнени , который устанавливаетс по концу предьщущей операции при наличии единицы на выходе схемы 16 сравнени знакового разр да и разр да переполнени регистра результата. Если знак результата положительный , то модуль содержимого регистра 2 (ограничитель) при вычитании был больше, если знак отрицательный , то меньше. В первом случае (при положительном знаке РЛ, ) в следующем такте на вход первого слагаемого поступает нуль, на вход второго слагаемсэго через вентили пр мой передачи преобразовател 12 кода поступает содержимое операнда 1, т.е. происходит сложение с нул ми содержимого , регистра 1 операнда и перепись его (ограничиваемого числа) в регистр 3 результата. Во втором случае (при отрицательном знаке Рд) или на личии переполнени разр дной сетки, что фиксируетс на блоке 15, в следующем такте на вход слагаемого сумматора 4 через элементы И 5 поступает , содержимое регистра 2 ограничител при положительном знаке ограничител или инверси содержимого регистра 2 ограничител с прибавлением гединицы в младший разр д сумматора 4 при отрицательном знаке ограничител , На вход второго слагаемого сумматора 4 поступает О. Результат с сумматора переписываетс через группу элементов И 8 и ИЛИ 10 в регистр 3 результата. Таким образом, на регистре РО, фиксируетс значение результата, соответствующее выражению(2), Ход выполнени алгоритма идентичен операции ограничени . При анализе знака результата Рг,, если он положителен, производитс обнулеййб содержимого регистра результата . При положительном значении содержимого регистра результата первоначальное значение сохран етс .
образом, на регистре Р„ фиксируетс значение результата операции , соответствующее выражению 3 .
Использование изобретени позволит сократить объем ЦВМ за счет исключени подпрограмм анализа переполнени разр дной сетки на 1300 бит (с 52000. до 50700) ;уйк6рйтьёрёй вЕЛПОлнени задачи на одном цикле вычислений на 3 мс (с 33 мс до 30 мс, 9%) за счет аппаратного° выполнени указанных операций; повысить точность вычислений в 2 раза.
Claims (1)
- Формула изобретениЦифровое устройство дл ограничейи чиоел по авт.св. 690477, о т л и ч и ю ад е е с тем, что, сцелью повышени точности и расширени функциональных возможностей, оно содержит злемент НЕ-И, триггер переполнени и дополнительный, элемент ИЛИ, причем выходы зйакового разр да и разр да переполнени регистра результата подключены к первому и второму входам элемента НЕ-И, выход которого св зан с входом установки триггера переполнени , вход сброса которого вл етс входом устройства, а выход триггера переполнени подключен к первому входу дополнительногЬ элемента ИЛИ, второй вход которого св зан со знаковьам разр дом регист- . ра результата, а выход дополнительного элемента ИДИ св зан с первым блоком знаков.Источники информации, прин тые во внимание при экспертизе 0 1. Авторское свидетельство СССР по за вке 2490421, кло G Об F 7/39, 1977 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782568019A SU767758A1 (ru) | 1978-01-06 | 1978-01-06 | Цифровое устройство дл ограничени чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782568019A SU767758A1 (ru) | 1978-01-06 | 1978-01-06 | Цифровое устройство дл ограничени чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU767758A1 true SU767758A1 (ru) | 1980-09-30 |
Family
ID=20743807
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782568019A SU767758A1 (ru) | 1978-01-06 | 1978-01-06 | Цифровое устройство дл ограничени чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU767758A1 (ru) |
-
1978
- 1978-01-06 SU SU782568019A patent/SU767758A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3822378A (en) | Addition-subtraction device and memory means utilizing stop codes to designate form of stored data | |
GB2024473A (en) | Key input control apparatus | |
SU767758A1 (ru) | Цифровое устройство дл ограничени чисел | |
GB991734A (en) | Improvements in digital calculating devices | |
US3100837A (en) | Adder-subtracter | |
GB1388593A (en) | Output format control for electronic computers | |
SU690477A1 (ru) | Цифровое устройство ограничени числа по модулю | |
SU842798A1 (ru) | Устройство дл сложени и вычитани | |
SU661548A1 (ru) | Отсчетное устройство | |
SU798799A1 (ru) | Преобразователь двоично-дес тичногоКОдА B ОбРАТНый КОд | |
SU407312A1 (ru) | Приоритетное устройство для выполняемых | |
SU377766A1 (ru) | УСТРОЙСТВО дл ФОРМИРОВАНИЯ позиционных | |
SU370605A1 (ru) | УСТРОЙСТВО дл ВЫЧИТАНИЯ | |
SU1262489A1 (ru) | Устройство дл вычислени логарифма | |
US3045914A (en) | Arithmetic circuit | |
SU1273918A1 (ru) | Устройство дл сложени - вычитани | |
SU579613A1 (ru) | Устройство дл последовательного сложени и вычитаний чисел | |
SU807275A1 (ru) | Одноразр дный дес тичный сумматор- ВычиТАТЕль | |
SU1552176A1 (ru) | Устройство дл вычитани дес тичных чисел | |
SU516041A1 (ru) | Дифференцирующее устройство | |
SU377792A1 (ru) | Устройство обработки информации для многоканальных анализаторов | |
SU363973A1 (ru) | ВСЕСОЮ8ЫЛЯ f пши^ш-т;';'':;;^' :::•:: | |
SU1683009A1 (ru) | Устройство дл делени | |
SU558276A1 (ru) | Устройство дл одновременного выполнени операций сложени над множеством чисел | |
SU900282A1 (ru) | Устройство дл сложени п-разр дных дес тичных чисел |