Claims (2)
Изобретение относитс к вычислительной технике и может быть исполь-; зовано Б автоматизированных цифровых системах обработки данных. Известно устройство дл делени , содержащее регистр делимого, регистр делител , буферный регистр, ключ, триггер, счетчик, блок фиксации окончани делени , распределитель импульсов , две группы элементов И и элемент ИЛИ l. Однако это устройство имеет низкую надежность и недостаточное быстродействие , избыточность оборудовани и сложное конструктивное исполнение отдельных элементов. Кроме того, в устройстве дл делени при наличии в делителе хот бы двух наход щихс р дом нулей в процессе делени возникает сбой, так как одновременно срабатывают два (или больше - по количеству р дом,сто щих нулей) соседних элемента И, а на вход распределител через элемент ИЛИ поступит только один запускающий его сигнал, которой подключит выход распределител на следующий очередной) разр д регистров делимого и делител в то врем , как необходи ю подключит выход к более. старшему ( ненулевомуу разр ду. Этот сбой внесет погрешность в результат делени . При наличии нул во всех разр дах делител , т.е. когда делитель равен нулю, в этом устройстве все равно будет производитьс деление и выдаватьс какой-то результат ..Кроме того, из-за отсутстви в устройстве управлени всеми поразр дными элемеитам И возможен (в начальный момент счета) сигнал помехи от : элемента И 4ладшего разр да регистра, работающего в направлении сложени или вычитани . Наличие в составе устройства буферного регистра с группой поразр дных элементов И, триггера управлени , а также конструктивное выполнение обоих регистров делител реверсивным существенно усложн ют кон3-90 струкцию устройства и его функционал ные св зи. Кроме того, в этом устройстве дл выполнени только одного цикла вычитани необходимо 10п счетных импуль сов, где п - число дес тичных разр дов регистра делител (буферного регистра ), а дл выполнени всей опера ции делени , следовательно, необходи мо 10п-т, где m - значение частного от делени , т.е. количество циклов вычитани в процессе делени дву . чисел. ; Наиболее близким по технической, сущности к предлагаемому вл етс устройство дл делени , содержащее коммутатор импульсов, счетчик делимо го, счетчик частного, блок фиксации окончани делени , блок сравнени , блок задани делител , причем информационный вход коммутатора импульсов подключен к тактовому входу устройст ва, а выходы соединены с соответству щими поразр дными входами счетчика делимого, выход которого соединен со входом блока фиксации окончани деле ни , блок сравнени , состо щий из И поразр дных узлов сравнени , где У( число разр дов делител , первые входы которых соединены с соответствующими поразр дными выходами блока задани делител 2J. Недостатком известного устройства вл етс избыточность аппаратуры. Цель изобретени - сокращение количества оборудовани . Поставленна цель достигаетс тем что в устройство введены два элемента ИЛИ, элемент задержки, счетчик и h элементов пам ти, причем выходы коммутатора импульсов соединены со входами первого элемента ИЛИ, выход которого соединен ей счетным входом счетчика, вход установки в ноль кото рого соединен с выходом второго элемента ИЛИ, поразр дные выходы счетчика соответственно соединены со вто рыми входами поразр дных узлов сравнени , выходы которых под|а1Ючены к первым входам соответствующих элементов пам ти, вторые входы которых объединены и подключены к выходу эле мента задержки, выход i-ro элемента пам ти (i.1,2,...,п) соединен с тре тьим входом (i+l)-ro поразр дного уз ла сравнени , с 1-им входом второго элемента ИЛИ и i-им управл ющим входом коммутатора импульсов, выход И-г элемента пам ти соединен со входом счетчика частного, входом элемента задержки, с п-ым входом второго элемента ИЛИ и -п-ым управл ющим входом коммутатора импульсов. На чертеже представлена структурна схема устройства. Устройство дл делени содержит тактовый вход 1 , коммутатор 2 импульсов , счетчик 3 делимого, блок Ц фиксации окончани делени , счетчик 5, счетчик 6 частного, блок 7 задани кода делител , элементы 8-10 пам ти, элементы ИЛИ.11, 12, элемент 13 задержки , группа элементов И , поразр дные узлы 17-19 сравнени блока 20 сравнени . Блок 7 задани кода делител может быть выполнен, например, в виде коммутатора, подключающего один из регистров, в которые записано в параллельном коде значение делител , или в виде регистра. Тактовый вход устройства св зан с поразр дными входами счетчика 3 делимого и элемента ИЛИ . 11 через коммутатор 2 импульсов, выход счетчика 3 делимого соединен с входом блока k фиксации окончани делени , выход счетчика 5 соединен с первыми входами поразр дных узлов 17-19 сравнени , вторые входы крторых соединены с соответствующими поразр дными выходами блока 7 задани кода-делител , а выходы соединены соответственно с первыми входами элементов 8-10 пам ти, вторые входы которых объединены и подключены к выходу элемента 13 задержки, вьЫод элемента 8 пам ти соединен с третьим входом поразр дного узла 18 сравнени , с первым входом элемента ИЛИ 12 и первым управл ющим входом коммутатора 2 импульсов , выход элемента 9 пам ти соединен с третьим входом поразр дного узла 19 сравнени , вторым входом элемента ИЛИ 12 и вторым управл ющим входом коммутатора 2 импульсов, выход элемента пам ти 10 соединен с входом счетчика 6 частного, входом элемента 13 задержки, третьим входом элемента ИЛИ 12 и третьим управл ющим входом коммутатора 2 импульсов, выход элемента ИЛИ 11 соединен со счетным входом счетчика 5 вход установки в ноль которого соединен с выходом элемента ИЛИ 12. Коммутатор 2 импульсов по сигналам с поразр дных узлов 17-19 сравнени обеспечивает коммутацию счетных цепей дл прохождени счетных импульсов в счетчик 3 делимого и в счетчик 5, форми ование сигналов обнулени счетчика 5 и элементов пам ти . Поступление тактовых импульсов в него осуществл етс через тактовый вход 1 устройства по сигналам с блока Ц фиксации окончани делени например, с помощью элемента И (не показано). Коммутатор 2 импульсов содержит в представленном варианте группу эле ментов И (по количеству разр дов делител ), сигнальные входы кото рых соединены с тактовым входом, а выходы соединены с поразр дными входами счетчика 3 делимого и через эле мент ИЛИ 11 со счетным входом счетчи ка 5. В зависимости от управл ющих сигналов с выходов поразр дных узлов 17 19 сравнени через элемен ты 8-10 пам ти на соответствующие уп равл ющие входы коммутатора 2 импуль сов (входы элементов И ) коммутатор 2 импульсов выдает на выход счетные импульсы. Сигналы с выходов элементов 8-10 пам ти через второй элемент ИЛИ 12 подаютс на вход установки в ноль счетчика 5. Элемент ИЛИ 12 и элемент 13 задержки могут быть выполнены, например , по резистивно-емкостной схеме, котора по перепаду напр жени на входной шине на выходе формирует импульс определенных длительности и амплитуды. Устройство работает следующим образом . После зёпуска устройства тактовые импульсы через тактовый вход 1 поступают по информационному входу ком мутатора 2 импульсов на сигнальные входы элементов И , на управл ю щие входы которых поданы сигналы с элементов 8-10 пам ти. Если код дели тел по первому ( младшему) выходу блока 7 задани кода делител не равен нулю, элемент 8 нахбдитс в состо нии О и сигнал с его выхода разре шает прохождение импульсов через эле мент И 14 по шине младшего разр да на вход счетчика 3 делимого и через элемент ИЛИ 11 на счетный вход счетчика 5. Эти импульсы подаютс до тех пор, пока состо ние счетчика 5 не ста нет равным коду младшего разр да делител , подаваемого из блока 7 задани кода делител . В момент равенства на входе поразр дного узла 17 676 сравнени кодов, лоступающих из счетI чика 5 и блока 7 задани кода делител , он формирует выходной сигнал, ус1 элетанавливающий в состо ние мент 8 пам ти, выходной сигнал которого поступает в коммутатор 2 импульсов , и через элемент ИЛИ 12 устанавливает счетчик 5 в исходное (нулевое ) состо ние и переключает импульсы на шину следующего ( второго ) разр да счетчика 3 делимого (отключает элемент И 14 и подключает элемент И 15). Сигнал с выхода элемента 8 пам ти поступает также на вход поразр дного УЗла 18 сравнени следующего разр да б качестве разрешени . Тактовые импульсы через элемент И 15 коммутатора 2 импульсов проход т теперь на счетный вход второго разр да счетчи 3 делимого и через элемент. ИЛИ 11. , на счетный вход счетчика 5, Состо ние счетчика 5 сравниваетс на поразр дном узле 18 сравнени с кодом второгоразр да делител , поступающего из блока 7 задани делител . В мо|Мент совпадени поступающих кодов на (выходе поразр дного узла 18 сравнени формируетс сигнал, который устанав-. ливает элемент 9 пам ти в состо ние 1. Сигнал с последнего поступает на вход следующего поразр дного узла 19 сравнени и на следующий вход коммутатора 2 импульсов дл переклю- чени разр дов . Этот сигнал снова переключает канал счета счетчика 3 делимого, отключает элемент И 15, включает элемент И 16 и через элемент ИЛИ 12 устанавливает счетчик 5 в исходное состо ние. Работа рюдолжаетс по вышеуказанному принципу. При совпадении кодов на входе последнего поразр дного узла 19 сравнени элемент 10 пам ти устанавливаетс в состо ние 1, записыва при этом Т счетчик 6 частного. Сигнал с выхода элемента 10 пам ти поступает также в. коммутатор 2 импульсов, переключа каналы на выходе с на 1-ый (отключает элемент И 16 и включает элемент И 14), и устанавливает в исходное состо ние через элемент ИЛИ 12 счетчик 5, через элемент задержки 13 элементы пам ти 8-10. После этого начинаетс второй цикл вычитани кода делител (поступающего из блока 7 задани кода делител ) из кода делимого , хран щегос в счетчике 3 делимого . Процесс будет продолжатьс до момента перехода кода делимого через нуль, в результате чего сработает блок k фиксации окончани делени и операци делени на этом закончитс . В счетчике 6 частного будет зафиксировано значение частного от делени двух чисел. Если в одном или нескольких разр дах делител будут нулевые значени , то в процессе делени сработают одновременно один или несколько р дом сто щих групповых разр дных элемент О8 И и, соответственно, элементов пам ти, и старший из них, включит коммутатор 2 импульсов на очередной Хза этими разр дами) канал счета счетчика 3 делимого - включитс соответствующий ему элемент И коммутатора 2 импульсов. Поразр дные узлы 17 и 18 сравнени после первого срабатывани могут ерабатывать еще при сравнении кода счет чика 5 с кодом более старших разр дов (второго и третьего, однако это не повли ет на состо ние наход щегос в состо нии 1 элемента пам ти В и и сбоев в работе устройства не произойдет . Если во всех разр дах делител бу дут нули, т.е. делитель равен нулю, Деление не будет производитьс , так kaK все элементы Б-10 пам тей будут находитьс в состо нии t - под-посто нным воздействием сигналов с выходов соответствующих поразр дных уз лов сравнени и, следовательно на управл ющих входах элементов И l 16 коммутатора 2 импульсов будут запрещающие сигналы. Таким образом, введение в предлагаемое устройство счетчика 5 с использованием описанной выше организд цией св зей между блоками позвол ет получить возможность выполнени этим устройством тех же функций, что и известным, но при значительном сокра щении состава оборудовани . Формула изобретений Устройство дл делени , содержащее коммутатор импульсов, счетчик де лимого, счетчик частного, блок задани кода делител , блок сравнени и блок фиксации окончани делени ,причем информационный вход коммутатора импульсов подключен к тактовому входу устройства, а выходы соединены с соответствующими поразр дными входами счетчика делимого, выход которого соединен со входом блока фиксации окончани делени , блок сравнени , состо щий из И поразр дных узлов сравнени , где И - число разр дов делител , первые входы которых соединены с соответствующими поразр дными выходами блока задани делител , отличающеес тем, что, с целью сокращени количества оборудовани , в него введены два элемента ИЛИ, элемент задержки, счетчик и И элементов пам ти, причем выходы коммутатора импульсов соединены со входами первого элемента ИЛИ, выход которого соединен со счетным входом счетчика, вход установки в ноль которогхэ соединен с выходом второго элемента ИЛИ, поразр дные выходы счетчика соответственно соединены со вторыми входами поразр дных узлов сравненн , выходы которых подключены к первым входам соответсетвующих элементов пам ти, вторые входы которых объединены и подключены к выходу элемента задержки, выход i-ro элемента (i 1,2,...,п) соединен с третьим входом (|+1)-го поразр дного узла сравнени , с 1-им щХодом второго элеMeHta ИЛИ и i-им управл ющим входом коммутатора импульсов, выход п-го элемента пам ти соединен со входом счетчика частного, входом элемента задержки, с И-ым входом второго эле (Мента ИЛИ и И-ым управл ющим входом коммутатора импульсов. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР tf , кл. G 06 F 7/39, 1977. The invention relates to computing and can be used; B called automated digital data processing systems. A device for dividing is known, containing the register of the dividend, the register of the divider, the buffer register, the key, the trigger, the counter, the block for fixing the end of the division, the pulse distributor, two groups of AND elements and the OR element l. However, this device has low reliability and insufficient performance, equipment redundancy and complex design of individual elements. In addition, in the dividing device, if there are at least two zeros in the divider in the dividing process, a malfunction occurs, since two (or more) neighboring elements AND are simultaneously triggered, and the input the distributor through the OR element will receive only one triggering signal, which will connect the output of the distributor to the next successive bit of the register of the dividend and the divider, while the need will connect the output to more. the oldest (non-zero bit. This failure will introduce an error in the result of the division. If there is a zero in all the digits of the divider, i.e. when the divider is zero, this device will still divide and produce some result .. Also , due to the absence in the control unit of all random elements AND, it is possible (at the initial moment of counting) the signal of interference from: AND of the 4th bit of the register working in the direction of addition or subtraction. The presence in the structure of the buffer register with the bit group The control trigger elements, as well as the constructive execution of both divider reversing registers, significantly complicate the construction of the device and its functional connections. Moreover, in this device, to perform only one subtraction cycle, 10n counting pulses are needed, where n is the number of decimal digits of the register of the divider (buffer register), and to perform the entire division operation, therefore, 10n-t is necessary, where m is the value of the private from division, i.e. the number of subtraction cycles in the process of dividing two. numbers ; The closest in technical terms to the present invention is a dividing device comprising a pulse switch, a divisor counter, a private counter, a dividing end fixation block, a comparison block, a divider setting block, the information input of the pulse switch being connected to the clock input of the device, and the outputs are connected to the corresponding digit inputs of the divisible counter, the output of which is connected to the input of the fixation block of the end of the division, the comparison block consisting of AND of the comparison bit nodes, where Y (the numbers The divider bits, the first inputs of which are connected to the corresponding bitwise outputs of the divider setting unit 2J. A disadvantage of the known device is hardware redundancy. The purpose of the invention is to reduce the number of equipment. The goal is achieved by the introduction of two elements OR, delay element, counter and h memory elements, with the outputs of the pulse switch connected to the inputs of the first OR element, the output of which is connected to it by the counter input of the counter, the input of which is set to zero of which With the output of the second element OR, the bit outputs of the counter are respectively connected to the second inputs of the bit comparison nodes, the outputs of which are connected to the first inputs of the corresponding memory elements, the second inputs of which are combined and connected to the output of the delay element, output i- The ro of the memory element (i.1,2, ..., p) is connected to the third input (i + l) -ro of the bit comparison node, with the 1st input of the second OR element and the i-it control input the switch of the pulses, the output of the I-g of the memory element is connected to the input of the private counter, the input is the delay, with the n-th input of the second OR gate and -n-th control input of the pulse switch. The drawing shows a block diagram of the device. The device for dividing contains a clock input 1, a switch 2 pulses, a divisor counter 3, a blocking of the dividing end dividers C, a counter 5, a private counter 6, a divider code setting block 7, memory elements 8-10, elements OR.11, 12, element 13 delays, a group of elements AND, random units 17-19 of the comparison unit 20 of the comparison. The unit 7 for setting the divider code can be executed, for example, in the form of a switch connecting one of the registers to which the divider value is written in the parallel code, or in the form of a register. The clock input of the device is associated with the serial inputs of the counter 3 of the dividend and the OR element. 11 through the switch 2 pulses, the output of the counter 3 of the dividend is connected to the input of the division completion latch unit k, the output of the counter 5 is connected to the first inputs of the comparison comparison nodes 17-19, the second inputs are connected to the corresponding discharge outputs of the divider code 7, and the outputs are connected respectively to the first inputs of the memory elements 8-10, the second inputs of which are combined and connected to the output of the delay element 13, the output of the memory element 8 is connected to the third input of the comparison unit 18, to the first input of the This OR 12 and the first control input of the switch 2 pulses, the output of the memory element 9 is connected to the third input of the parallel comparison node 19, the second input of the OR element 12 and the second control input of the switch 2 pulses, the output of the memory element 10 is connected to the counter input 6 private, the input of the delay element 13, the third input of the OR element 12 and the third control input of the switch 2 pulses, the output of the OR element 11 is connected to the counting input of the counter 5, the input of which is set to zero is connected to the output of the OR element 12. Switch 2 imp The signals from the comparable comparison nodes 17-19 provide for switching the counting circuits for passing the counting pulses into the counter 3 of the dividend and into the counter 5, forming the zero signals of the counter 5 and the memory elements. The receipt of clock pulses into it is carried out through the clock input 1 of the device according to signals from the block of fixing the end of division, for example, using an AND element (not shown). The switch 2 pulses in the present embodiment contains a group of elements AND (by the number of divider bits), the signal inputs of which are connected to the clock input, and the outputs are connected to the bit inputs of the dividend counter 3 and through the element OR 11 with the counting input of the counter 5 Depending on the control signals from the outputs of the bit units 17-19 comparisons, using the 8-10 memory elements, to the corresponding control inputs of the switch 2 pulses (inputs of the AND elements), the switch 2 pulses to output the counting pulses. The signals from the outputs of the memory elements 8-10 through the second element OR 12 are fed to the input of the set to zero of the counter 5. The element OR 12 and the delay element 13 can be performed, for example, by a resistive-capacitive circuit, which is based on the voltage drop across the input bus output generates a pulse of a certain duration and amplitude. The device works as follows. After the device is triggered, clock pulses through clock input 1 are received via the information input of the switch 2 pulses to the signal inputs of the And elements, to the control inputs of which signals are sent from the elements 8-10 of the memory. If the code of the divider on the first (younger) output of block 7, the divider code is not equal to zero, element 8 is nahdits in the state O and the signal from its output permits the passage of pulses through element 14 through the bus of the least significant bit to the input of divisor counter 3 and through the element OR 11 to the counting input of the counter 5. These pulses are applied until the state of the counter 5 becomes equal to the low-order code of the divider supplied from the block 7 of setting the divider code. At the moment of equality at the input of the random node 17 676 comparison of the codes arriving from the counter 5 and the divider code setting block 7, it generates an output signal, which automatically returns to state 8 of the memory, the output signal of which goes to the switch 2 pulses, and through the element OR 12 sets the counter 5 to the initial (zero) state and switches pulses to the bus of the next (second) bit of the counter 3 of the dividend (turns off the element 14 and connects the element 15). The signal from the output of the memory element 8 is also fed to the input of the bit unit 18 comparing the next bit as the resolution. The clock pulses through the element 15 of the switch 2 pulses now pass to the counting input of the second digit of the counter 3 of the dividend and through the element. OR 11., to the counting input of the counter 5, the state of the counter 5 is compared on a bitwise node 18 of comparison with the code of the second bit of the divider received from the unit 7 of the task of the divider. At the moment, the moment of coincidence of incoming codes (the output of the bit comparison node 18 generates a signal that sets memory element 9 to state 1. The signal from the latter arrives at the input of the next bit discharge comparison node 19 and the next input of switch 2 pulses for switching bits. This signal switches the counting channel of the divisor counter 3 again, turns off the element 15, turns on the element 16 and, through the element OR 12 sets the counter 5 to the initial state. and codes at the input of the last parallel comparison node 19, memory element 10 is set to state 1, while recording T counter private 6. The output signal from memory element 10 also enters the switch 2 pulses, switching channels on the output from 1 to -th (turns off AND 16 and turns on AND 14), and returns to the initial state through the OR element 12 of the counter 5, through the delay element 13 of the memory elements 8-10. Then the second cycle of subtracting the divider code (coming from the block 7 set the divider code) from the dividend code, stored in the counter 3 dividend. The process will continue until the division of the divisible code through zero, as a result of which the division completion fixation unit k will work and the division operation ends there. In the quotient counter 6, the value of the quotient of the division of two numbers will be recorded. If in one or several bits of the divider there are zero values, then in the process of dividing one or several nearby group of bit elements O8 AND and, respectively, memory elements, and the senior one, will switch on the switch 2 pulses for the next Xza by these bits) the channel of the counting of the counter 3 divisible - the corresponding element AND switch 2 of the pulses is turned on. The bit units 17 and 18 of the comparison, after the first operation, can be processed even when comparing the code of the counter 5 with the code of the higher bits (second and third, however, this does not affect the state of memory element 1 and if the divider has zeroes in all digits, i.e., the divider is zero, the division will not occur, so kaK all elements of the B-10 memories will be in the t-constant state by the influence of signals from the outputs of the corresponding discharge nodes therefore, impulse signals will be prohibiting signals at the control inputs of the elements And l 16 of the switch 2. Thus, introducing into the proposed device a counter 5 using the above-described organization of communications between the blocks allows the device to perform the same functions as known, but with a significant reduction in the composition of the equipment. Invention The device for dividing, containing a pulse switch, a counter, a private counter, a divider code setting block, a comparison block and a dividing end fixation unit, where the information input of the pulse switch is connected to the clock input of the device, and the outputs are connected to the corresponding bitwise inputs of the divisible counter, the output of which is connected to the input of the dividing end fixation unit, the comparison unit, consisting of AND comparison bits, where And - the number of divider bits, the first inputs of which are connected to the corresponding one-bit outputs of the divider reference block, characterized in that, in order to reduce the amount of equipment, you enter There are two OR elements, a delay element, a counter, and AND memory elements, the outputs of the pulse switch are connected to the inputs of the first OR element, the output of which is connected to the counter input of the counter, the input of which is set to zero OR, is connected to the output of the second OR element, respectively, are connected to the second inputs of the bit nodes compared, the outputs of which are connected to the first inputs of the corresponding memory elements, the second inputs of which are combined and connected to the output of the delay element, the output of the i-ro el ment (i 1,2, ..., p) is connected to the third input (| +1) th bit of the comparison node, with the 1-th node of the second EleHe OR or i-them controlling input of the pulse switch, the output n- The first memory element is connected to the input of a private counter, the input of a delay element, and the second input of the second ele ment (MENTOR and the second input control switch of the pulse switch. Sources of information taken into account in the examination 1. USSR author's certificate tf, cl. G 06 F 7/39, 1977.
2.Авторское свидетельство СССР по за вке № 27867 Vl8-2, кл, G Об F 7/52, 1979 (прототип).2. USSR author's certificate for application No. 27867 Vl8-2, class, G F F 7/52, 1979 (prototype).