Claims (3)
делител и буферного счетчика, а выход - ко входам счетчика частного и счетному входу триггера, коммутатор, элемент ИЛИ и два блока сравнени , состо щие из узлов поразр дного сравнени (групп элементов И), выход каждого из которых подключен к управл ющему входу последующего узла поразр дного сравнени того же блока сравнени , входы первого и второго блоков сравнени подключены к поразр дным выходам счетчика делител и буферного счетчика соответственно, а выходы через элемент ИЛИ подключены к управл ющему входу коммутатора, информационный вход которого соединен с тактовой шиной устройства, а выходы подключены к поразр дным входам счетчиков делимого, делител и буферного счетчика, выход триггера соединен с управл ющими входами счетчика делител и буферного счетчика 3}. Недостатки известного устройства св заны с его схемным построением. При наличии в делителе хот бы двух наход щихс р дом нулей в процессе делени возникает сбой, так как одновременно срабатывают два (или больше - по количеству р дом сто щих нулей) соседних элемента И, а на вход распределител через элемент ИЛИ поступает только один запускающий его сигнал, который подключает выход распределител на следующий (очередной) разр д регистров делимого и делител , в то врем как его необходимо подключить к более старщему (ненулевому по значению делител ) разр ду. Этот сбой вносит погрещность в результат делени . Кроме того, изза отсутстви в известном устройстве управлени всеми поразр дными элементами И возможно (в начальный момент счета) по вление помехи от элемента И младщего разр да регистра, работающего в направлении сложени или вычитани . При выполнении операций делени в известном устройстве только на один цикл вычитани необходимо 10 п счетных импульсов , где п - число дес тичных разр дов регистра делител (буферного регистра ), а, следовательно, дл выполнени всей операции г- 10-n-m импульсов, где m - количество циклов вычитани в процессе делени двух чисел, равное значению частного . Цель изобретени - повышение быстродействи и точности устройства. Поставленна цель достигаетс тем, что в устройстве дл делени , содержащем счетчик делимого, счетчик частного, блок задани делител , блок фиксации окончани делени , буферный счетчик, блок сравнени и коммутатор, причем вход коммутатора соединен с тактовым входом устройства, а выходы соединены с соответствующими поразр дными входами буферного счетчика и счетчика делимого, выход которого соединен со входом блока фиксацииокончани делени , блок сравнени , состо щий из поразр дных узлов сравнени , первые входы которых соединены с соответствующими поразр дными выходами буферного счетчика , выход каждого поразр дного узла сравнени соединен с управл ющим входом последующего поразр дного узла сравнени , вторые входы поразр дных узлов сравне ни соединены с соответствующими поразр дными выходами блока задани делител , выходы поразр дных узлов сравнени соединены с управл ющими входами коммутатора , выход старшего поразр дного узла сравнени подключен ко входу счетчика частного и ко входу установки буферного счетчика. На чертеже Приведена блок-схема устройства . Устройство дл делени содержит тактовый вход 1, коммутатор .2 импульсов, счетчик 3 делимого, блок 4 фиксации окончани делени , буферный счетчик 5, блок 6 сравнени , блок 7 задани кода делител и счетчик 8 частного. Блок 6 сравнени состоит из поразр дных узлов 9 сравнени . Блок 7 задани кода делител может быть выполнен, например, в виде коммутатора , подключающего один из регистров, в которые записано в параллельном коде значение делител , или в виде регистра. Тактовый вход 1 устройства св зан с поразр дными входами счетчиков 3 и 5 через коммутатор 2 импульсов, управл ющие входы которого подключены к выходам соответствующих поразр дных узлов 9 сравнени . Выход счетчика 3 делимого подключен ко входу блока 4 фиксации окончани делени . Выходы буферного счетчика 5 соединены поразр дно со входами поразр дных узлов 9 сравнени , на другие входы которых подаетс код делител С выходов блока 7. Выход старшего поразр дного узла 9 сравнени подключен к входу счетчика 8 частного, с которого и снимаетс результат делени . Устройство работает следующим образом . После запуска устройства тактовые импульсы со входа 1 поступают на вход коммутатора 2, с выхода которого, в соответствии с сигналом с выхода первого поразр дного узла сравнени (если код делител по первому выходу блока 7 не равен «О), поступают на счетные входы первых разр дов счетчиков 3 и 5. Процесс продолжаетс до совпадени кода первого разр да счетчика 5 со значением первого разр да делител в блоке 7. После чего сигналом первого поразр дного узла 9 сравнени отключаетс в коммутаторе 2 канал первого разр да и подключаетс канал второго разр да счетчиков 3 и 5. Таким образом, устройство работает до совпадени кодов на входах последнего старщего поразр дного узла 9 сравнени , по сигналу с которого в коммутаторе 2 отключаетс канал последнего разр да и записываетс «1 в счетчик 8, а разр ды счетчика 5 устанавливаютс в исходное нулевое состо ние. На этом один цикл вычитани операции делени заканчиваетс . После установки счетчика 5 в исходное состо ние в коммутаторе 2 включен канал первого разр да и начинаетс второй цикл вычитани операции делени . Окончание операции делени определ етс блоком 4 по моменту перехода через «О числа в счетчике 3 делимого. В процессе операции делени поразр дные узлы 9 сравнени подключают в коммутаторе 2 только тот последующий канал. в котором, значение разр да делител отличаетс от «О. Так, если первые (младшие) разр ды делител , например два, равны «О, то в исходном состо нии устройства, когда счетчик 5 находитс в состо нии «О, первыми двум поразр дными узлами 9 сравнени блока 6 сравнени фиксируетс совпадение и в коммутаторе 2 подключаетс канал разр да счетчиков 3 и 5. 3 котором нет совпадени , т. е. третий. Точно так же устрЬйство работает и при наличии любого количества «О в других разр дах делител . Таким образом, в коммутаторе 2 подключаетс канал очередного и только значащего разр да делител , а процесс сравнени производитс только в тех разр дах, в которых значение делител отлично от «О, обеспечива те.м самым повышение быстродействи устройства . Дл выполнени одного цикла вычитани в предлагаемом устройстве.необходимо максиму.м 9-к счетных импульсов, гдек - число значащих (отличных от «О) дес тичных разр дов делител , а дл выполнени всей операции делени , следовательно, необходимо 9- , где m - значение частного от делени , равное количеству циклов вычитани всей операции делени двух чиВ предлагаемом устройстве принципиально возможно производить вычисление в произвольной системе счислени , а не об зательно в дес тичной, что зависит от конструкции примен емых блоков. Формула изобретени Устройство дл делени , содержащее счетчик делимого, счетчик частного, блок задани делител , блок фиксации окончани делени , буферный счетчик, блок сравнени и коммутатор, причем вход коммутатора соединен с тактовым входом устройства, а выходы соединены с соответствующими поразар дными входами буферного счетчика и счетчика делимого, выход которого соединен со входом блока фиксации окончани делени , блок сравнени , состо щий из поразр дных узлов сравнени , первые входы которых соединены с соответствующими поразр дными выходами буферного счетчика, выход каждого поразр дного узла сравнени соединен с управл ющим входом последующего поразр дного узла сравнени , отличающеес тем, что, с целью повыщени точности и быстродействи , вторые входы поразр днь1х узлов сравнени соединены с соответствующими поразр дными выходами блока задани делител , выходы поразр дных узлов сравнени соединены с управл ющими входами коммутатора , выход старщего поразр дного узла сравнени подключен ко входу счетчика частного и ко входу установки буферного счетчика. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 549808, кл. G 06 F 7/50, 1075. the splitter and the buffer counter, and the output to the inputs of the counter of the private and counting inputs of the trigger, the switch, the OR element, and two comparison blocks, consisting of bit comparison nodes (groups of AND elements), the output of each of which is connected to the control input of the subsequent node bitwise comparison of the same comparison unit, the inputs of the first and second comparison units are connected to the bitwise outputs of the divider counter and the buffer counter, respectively, and the outputs through the OR element are connected to the control input of the switch, onny input coupled to a clock device bus and outputs connected to inputs of counters porazr dnym dividend, divisor, and a buffer counter, the trigger output connected with the control inputs of counter divider and a buffer counter 3}. The disadvantages of the known device are associated with its circuit construction. If there are at least two zeros in the divisor process in the divisor process, a failure occurs, since two (or more, by the number of adjacent zeros) neighboring elements AND simultaneously work, and only one triggering element enters the distributor input its signal, which connects the output of the distributor to the next (next) bit of the registers of the dividend and the divider, while it must be connected to a more senior (non-zero by the value of the divider) discharge. This failure brings the error in the result of the division. In addition, due to the absence in the known control device of all random elements AND, it is possible (at the initial moment of counting) the appearance of interference from the AND sub-bit of the register operating in the direction of addition or subtraction. When performing division operations in a known device by only one subtraction cycle, 10 n counting pulses are needed, where n is the number of decimal digits of the divider register (buffer register), and, therefore, to perform the entire operation d - 10-nm pulses, where m - the number of subtraction cycles in the process of dividing two numbers, equal to the value of the quotient. The purpose of the invention is to increase the speed and accuracy of the device. This goal is achieved by the fact that in the device for dividing, which contains a divisible counter, a private counter, a divider setting block, a dividing end fixation block, a buffer counter, a comparator block and a switch, the switch input is connected to the device clock input, and the outputs are the inputs of the buffer counter and the counter of the dividend, the output of which is connected to the input of the block for fixing the division, the comparison block consisting of random comparison nodes, the first inputs of which are connected with corresponding output outputs of the buffer counter, the output of each comparison unit is connected to the control input of the subsequent comparison unit, the second inputs of the discharge units are connected to the corresponding counterpart outputs of the splitter unit, the outputs of the comparison unit are connected to the control outputs the switch inputs, the output of the higher-order comparison node is connected to the input of a private counter and to the installation input of a buffer counter. In the drawing shows a block diagram of the device. The device for dividing contains a clock input 1, a switch .2 pulses, a divisor counter 3, a block for fixing the end of division 4, a buffer counter 5, a comparison block 6, a divider code setting block 7 and a private counter 8. Comparison unit 6 consists of comparing units 9 of comparison. The unit 7 for setting the divider code can be executed, for example, in the form of a switch connecting one of the registers to which the divider value is written in the parallel code, or in the form of a register. The clock input 1 of the device is connected to the digit inputs of counters 3 and 5 through a switch 2 pulses, the control inputs of which are connected to the outputs of the corresponding bit units 9 of the comparison. The output of the divisor counter 3 is connected to the input of the block 4 for fixing the end of the division. The outputs of the buffer counter 5 are connected in parallel with the inputs of the parallel comparison nodes 9, to the other inputs of which the divider C code of the outputs of block 7 is fed. The output of the higher parallel discharge node 9 is connected to the input of the private counter 8, from which the result of the division is removed. The device works as follows. After starting the device, the clock pulses from input 1 are fed to the input of switch 2, from the output of which, in accordance with the signal from the output of the first bit comparison node (if the divider code on the first output of block 7 is not equal to "O), go to the counting inputs of the first bits The counters 3 and 5. The process continues until the code of the first digit of counter 5 coincides with the value of the first digit of the divider in block 7. After that, the signal of the first bit of the comparison node 9 turns off the first bit channel in switch 2 and the second channel is connected The second bit of counters 3 and 5. Thus, the device operates to match the codes at the inputs of the last senior bit comparison node 9, the signal from which in switch 2 turns off the channel of the last bit and writes "1 to counter 8, and the bits of 5 is reset to the initial zero state. This completes one division subtraction cycle. After setting the counter 5 to the initial state in the switch 2, the channel of the first bit is turned on and the second subtraction division cycle starts. The end of the division operation is determined by block 4 according to the moment of transition through "On the number in the counter 3 of the dividend. During the division operation, bitwise comparison nodes 9 connect only that subsequent channel in switch 2. in which, the value of the bit divider is different from "O. So, if the first (minor) bits of the splitter, for example, two, are equal to "O", then in the initial state of the device, when the counter 5 is in the state "O, the first two bit units 9 of the comparison unit 6 of the comparison unit fix the coincidence 2, the discharge channel of counters 3 and 5 is connected. 3 of which there is no match, i.e. the third one. In the same way, the device works even if there are any number of “O in other digits of the divider. Thus, in switch 2, the channel of the next and only significant bit of the divider is connected, and the comparison process is performed only in those bits in which the value of the divider is different from "O", providing the device with the highest performance of the device. To perform a single subtraction cycle in the proposed device. It is necessary to have max. 9 counting pulses, where is the number of significant (other than "O) decimal digits of the divider, and therefore, to perform the entire division operation, therefore, 9 - the value of the private from division, equal to the number of subtraction cycles of the entire division of two chiV. The proposed device is in principle possible to perform calculations in an arbitrary number system, and not necessarily in the decimal, which depends on the design of the blocks used. Claim device A dividing device comprising a divisible counter, a private counter, a divider setting unit, a dividing end fixation unit, a buffer counter, a comparison unit and a switch, the switch input connected to the clock input of the device, and the outputs connected to the corresponding bitwise inputs of the buffer counter and divisible counter, the output of which is connected to the input of the block for fixing the end of the division, a comparison unit consisting of bit comparison nodes, the first inputs of which are connected to the corresponding pores By the output outputs of the buffer counter, the output of each bitwise comparison node is connected to the control input of the next bitwise comparison node, characterized in that, in order to improve the accuracy and speed, the second inputs of the bit1 comparison nodes are connected to the corresponding bitwise outputs of the divider setting unit , the outputs of the bit comparison nodes are connected to the control inputs of the switch, the output of the highest bit comparison node is connected to the input of the private meter and to the input of the buffer counting unit ika. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 549808, cl. G 06 F 7/50, 1075.
2. Авторское свидетельство СССР № 512468, кл. G 06 F 7/39, 1974. 2. USSR author's certificate No. 512468, cl. G 06 F 7/39, 1974.
3. Авторское свидетельство СССР №547766, кл. G 06 F 7/39, 1975 (прототип).3. USSR author's certificate No. 547766, cl. G 06 F 7/39, 1975 (prototype).