SU691843A1

SU691843A1 - Binary to binary-dedimal code converter

Info

Publication number: SU691843A1
Application number: SU772504059A
Authority: SU
Inventors: Иван Владимирович Соболь; Альберт Константинович Бахирев
Original assignee: Научно-Исследовательский И Проектный Институт Автоматизированных Систем Управления
Priority date: 1977-07-05
Filing date: 1977-07-05
Publication date: 1979-10-15

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ(54) BINARY CONVERTER BINARY DECIMAL

...I... I

Изобретение относитс к области цифровой вычислительной техники и может быть исполь зовано при построении устройств преобразовани информации.The invention relates to the field of digital computing and can be used in the construction of information conversion devices.

Известен преобразователь двоичного кода в двоично-дес тичный, содержащий регистр двоичного кода, шифратор двоичных эквивалентов распределитель импульсов, выходы которого через элементы И соединены со входами шифратора , суммирующую декаду, коммутатор и регистр двоично-дес тичного числа, входы которого через коммутатор соединены с выходами суммирующей декады 1.Known binary-to-binary converter, containing a binary code register, binary equivalent encoder pulse distributor, the outputs of which are connected to the encoder's inputs, summing the decade, the switch and the binary-decimal number, whose inputs are connected to the outputs through the switch summing decade 1.

Недостатком устройства вл етс егр, относительно больша сложность и невысокое быстродействие..The disadvantage of the device is the EPP, relatively large complexity and low speed.

Наиболее близким решением данной технической задачи вл етс преобразователь двоиЧг ного кода в двоично-дес тичный, содержащий регистр двоичного кода, распределитель импульсов , шифратор К двоичных счетчиков, где К - число дес тиодых разр дов, информационные входы которых соединены с первой группой выходов 1Ш1фратора, группу элеменi тов НЕ, первую группу элементов И, входы которых соединены с .выходами соответствующих двоичных счетчиков, вторую группу элементов И, выходы которых соединены со счет-, ными входами соответствующих двоичных счетчиков, первые входы через элементы НЕ соединены с выходами элементов И первой труппы, а вторые входы с шиной такто- . вых импульсов, К последовательно соединенных счетных декад, первый элемент И, входы которого соед1шены с выходами элементов И первой группы, а выход соединен с управл ющим входом распределител импульсов 12.The closest solution to this technical problem is a binary code to binary-decimal converter containing a binary code register, pulse distributor, encoder K binary counters, where K is the number of ten bits, whose information inputs are connected to the first group of 1 CR1 outputs, a group of elements NOT, the first group of elements AND whose inputs are connected to the outputs of the corresponding binary counters, the second group of elements AND whose outputs are connected to the counting inputs of the corresponding binary x counters, the first inputs through the elements are NOT connected to the outputs of the elements And the first troupe, and the second inputs with the bus clock. output pulses, To serially connected counting decades, the first element I, whose inputs are connected to the outputs of elements I of the first group, and the output connected to the control input of the pulse distributor 12.

Недостатком известного устройства вл етс относительно низкое быстродействие, св занное с последовательной обработкой двоичных разр дов и большим временем их преобразовани .A disadvantage of the known device is the relatively low speed associated with sequential processing of binary bits and a long conversion time.

Целью предлагаемого изобретени вл етс сокращение времени преобразовани .The aim of the invention is to reduce the conversion time.

Это достигаетс тем, что преобразовательThis is achieved by the fact that the converter

содержит первую и вторую группы дешифратоipOB , первую и вторую группы триггеров, груп пу элементов ИЛИ, третью, четвертую и п тую группы элементов И, второй, третий и четвертый элементы И, счетные декады выполнены реверсивными, информационные входы всех дешифраторов соединены с соответствующими выходами регистра двоичного кода, а выхо (Цы - со входами шифратора, тактовые входы дешифраторов соединены с соответствующими выходами распределител импульсов, первые входы триггеров первой группы соединены с выходами переполнени соответствующих счетных декад, а выходы - с первыми входами элементов И третьей группы, вторые входы которых соединены с вбтхбдами элементов И первой группы соседней старшей счетной декады , выходы элементов И третьей группы соединены со вторыми входами соответствующих триггеров первой группы и с. первыми входами группы элементов ИЛИ, первые и вторые входьг триггеров второй группы соединены со вто рой и третьей группой выходов шифратора, единичные и нулевые выходы соединены с пер выми входами элементов И четвертой и,п той групп, вторьге входы которых соединены с вы ходами элементов И второй группы, выходы элементов И четвертой группы соединены со вторыми входами группы элементов ИЛИ, третьи входы которых соединены с третьей группой выходов шифратора, а вьисоды - с суммирующими входами соответствующих счет ных декад, выходы элементов И п той группы соединены с входами вычитани счетных декад первые входы второго, третьего и четвертого элементов И соединены с первым, вторым и третьим выходами распределител импульсов соответственно, вторые входы второго и третье го элементов И соединены с первым и вторым выходами регистра двоичного кода, второй вход четвертого элемента И соединен со вторым выходом регистра двоичного кода, выходы второго, третьего и четвертого элементов И соединены со входами первого из элементов в группе элементов ИЛИ. Блок - схема предложенного преобразоватё л представлена на чертеже,Преобразователь двоичного кода в дес тичный Содержит распределитель импульсов I, первый вход которого соединен с первой управл ющей входйой шиной 2, регистр 3 двои ного кода, первый элемент 4 И, второй элемент 5 И, шифратор 6, двоичные счетчики 7, первую группу 8 элементов И, группу 9 элементов НЕ и вторую грутту 10 элементов И, второй элемент 11 И, управл ющую входную шину 12, дес тичный счетчик (на чертеже не выделен), содержащий последнюю декаду 13, группу 14 элементов ИЛИ, счетные декады 15 перйую группу 16 триггеров и третью группу 17 элементов И, четвертый элемент 18 И, первую и вторую грутшы дешифраторов 19-20 , вторую группу триггеров 21, четвертые и п тые группы 22--23 элементов И. В исходном положении распределитель им|Пульсов 1 выключен, двоичные счетчики 7, счетные декады 13 и 15 дес тич1гого счетчика и триггеры первой группы 16 наход тс в нулевом состо нии. Работа предлагаемого устройства основана на параллельном суммировании в счетных декадах 15 чисел, которые соответствуют сумме весов одновременно опрашиваемых и имеющих единичное состо ние разр дов двоичного кода. Числа 1, 2, 3, 4 и 5 суммируютс обычным путем, а числа 6, 7, 8 и 9 замен ютс соответственно на чисЛа 4, 3, 2 и 1 в шифраторе 6 и подаютс на вычитающий вход соответствующей декады 15, при этом на суммирующий вход следующей старшей счетной декады 15 или 13 подаетс импульс из шифратора 6 через группу 14 элементов ИЛИ, соответствующий записи единищ 1 в соседнюю старщую счетную декаду 15 или 13. Таким образом , максимально возможное число импульсов на выходе любого элемента И второй группы 10 равно п ти. Предлагаемое устройство работает следующим образом. На шину 2 подаетс сигнал начало, который включает распределитель импульсов 1 и одновременно с помощью дешифратора 19 первой группы и шифратора 6 устанавливает в счетных декадах 15 дес тичного счетчика числа, соответствующие сумме весов одновременно опрашиваемых и имеющих единичное состо ние разр дов двоичного кода. В нашем примере на .чертеже показаны дешифраторы, рассчитанные на дешифрование 4eTiiipex разр дов двоичного кода ка сдьШ, как наиболее приемлемые. Однако в предлагаемом устройстве могут использоватьс и другие дешифраторы, например, рассчитанные на дешифрование двух, трех, п ти и более разр дов двоичных кодов. Тактовые импульсы с управл ющей шины 12 через открытые первый элемент 4 И и распределитель 1 импульсов последовательно по вл ютс на выходах распределител импульсов 1 и подключают разр ды 2° и 2двоичного кода с помощью элементов 5, 11 и 18 И и группы 14 элементов ИЛИ к суммирующему входу первой счетной декады 15 дес тичного счетчика , а остальные разр ды, кроме разр дов, подключенных к входам первого дешифратора 19, через дешифраторы 20 ко входам шифратора 6. При наличии I в разр дах 2 и 2 двоичного кода в первую счетную декаду 15 записываютс с помощью трёх импульсов опроса числа, соответствующие весу данных разр дов. Одновремешю с опросом разр да 2° производитс опрсус разр дов, подключенных к дешифратору 20, второй группы, например, разр дов 2, 1, 2 и 2, как показано на чертеже. , При наличии 1 во всех этих разр дах или хот бы в одном из них. дешифратор 20 формирует только один импульс на том одном выходе, который соответствует сумме весов тех разр дов из всех опрашиваемых, которые имеют состо ние 1. Под воздействием зтого импульса шифратор 6 устанавливает в двоичны счетчиках 7 числа, соответствующие сумме весов одновременно опрашиваемых и имеюших единичное состо ние разр дов двоичного кода. Как только состо ние любого из двоичных счетчиков 7 станет не нулевым, первый элемент 4 И закроетс и дальнейший опрос разр дов двоичного кода прекратитс . При этом триггеры второй группы 21 импульсами с соот ветствующих выходов шифратора б устанавли;ваютс в положение, соответствующее суммиро ванию или вычитанию в соответствующей счетной декаде 15 дес тичного счетчика. При установке соответствующего триггера второй группы 21 в положение, соответствующее вычитанию , на суммирующий вход следующей старшей декады 15 или 13 подаетс импульс, соответствующий записи едшшцы, из шифратора 6 через группу 14 элементов ИЛИ. После этого начинаетс параллельна перезапись чисел из двоичных счетчиков 7 в счетные декады 15 с помощью тактовых импульсов, поступающих с управл ющей шины 12 на вторые входы элементов И второй группы 10. При наличии 1 на соответствующих первых входах этих элементов И на их выходах по вл ютс сигналы, которые поступают на вычитание в соответству щие двоичные счетчики 7, через элементы И четвертой труппы 22 и элементы ИЛИ группы 14 на сложение или через элементы И п той группы 23 на вычитание в соответствующи . счетные декады 15. По вл ющийс при этом импульс переноса в какой-либо декаде 15 запоминаетс соответствующим триггером из перовой группы 16. После окончани счета в следующей старшей счетной декаде 15 открываетс соответствующий элемент И третьей группы 17 и производитс в данной декаде 15 регистрашш импульса переноса, при этом триггер первой группы 16 возвращаетс в исходное положение. Только после установлени всех двоичных счетчиков 7 в нулевое состо ние про должаетс дальпейщий спрос разр дов двоичного кода. Вторым импульсом опроса производит с одновременно включение элемента 11 И и дешифратора 20, третьим импульсом опроса - элемента 18 И и следующего дешифратора в группе 20. Остальные импульсы опроса включают по одному следующему дешифратору груп пы 20. Последний импульс опроса одновременно с включением последнего дешифратора групр 1 20 выключает распределитель импульсов 1. В дес тичном счетчике буде1 записано число, соответствующее данному двоичному коду. Врем преобразовани двоичного кода в де-, с т чный равно, -Ггт-Лн Sa,-b-i), где Т - период следовани импульсов тактовой частоты; П - количество необходимых импульсов опроса, завис щее от количества дво- , ичных разр дов и количества одновременно Опрашиваемых разр дов . двоичного кода; aj 1при наличии хот бы одного разр да, имеющего единичное состо ние, из всех одновременно опрашиваемых разр дов соответствующим дешифратором , в противном случае aj 0; bj - наиболее дес тичное число, записываемое в один из двоичных счетчиков при одновременном опросе нескольких разр дов двоичного кода с помощью определенного дешифратора. Из приведенного на чертеже примера конкретного исполнени устройства можно сделать вывод, что кол1нество необходимых импульсов дл опроса 10 разр дов двоичного кода равно 3, дл опроса 20 разр дов - 4, дл опроса 30 разр дов - 6. - Максимальное врем преобразовани 10-раэр дного двоичного кода равно 7 периодам тактовой частоты, 20-разр дного двоичного кода - 23 периодам тактовой частоты, 30-разр дного двоичного кода - 35 периодам тактовой частоты, то есть по сравнению с известньш устройством врем преобразовани уменьшено в 6-8 раз. Использование новых элементов не приводит к усложнению устройства, так как при этом значительно упрощаютс распределитель импульсов и двоичные счетчики 7, используютс инверсные выходы регистра 3 двоичного кода с целью применени наиболее простых дещифраторов групп 19, 20. Параллельное суммирование в декадах 15 чисел, которые соответствуют сумме весов одновременно опрашиваемых и имеющих единичное состо ние разр дов двоичного кода, способствует повьппению быстродействи преобразовател . Ф о р м ула изобретени Преобразователь двоичного кода в двоичнодес тичный , содержащий регистр двоичного коpa , распределительимпульсов, шифратор К двоичных счетчиков, где К-число дес тичных раз- г р дрв, информациоиные входы которых соединеш 1 с первой группой выходов шифратора, группу элементов НЕ, первую группу элементов И, входы которых соединены с выходами соответствзтощих двоичных счетчиков, вторую груплу элементов И, выходы которых соединены со счетными входами соответствзтоших двоичнь1Х счетчиков, первые входы элементов И второй группы через элементы НЕ группы соединены с выходами элементов И первой группы , а вторые входы - с шиной тактовых импульсов , К последовательно соединенных счетных декад, первый элемент И, входы которого соединень с выходами элементов И первой группы, а выход соединен с управл ющим входом распределител импульсов, отличающ и и с тем, что, с целью сокращени бремени преобразовани , он содержит первую и вторую группы дешифраторов, первую и вторую группь триггеров, группу элементов ИЛИ, третью, четвертую и п тую группы элементов И второй, третий и четвертый элементы И, счетные декады выполнены реверсивными, инфор: мащюнные входь всех дешифраторов соединены с соответствующими выходами регистра двоичного кода, а выходы - со входами ишфратора , тактовые входы дешифраторов соединены с соответствующими выходами распределител импульсов, первые входы триггеров первой группы соединены с выходами переполнени соответствующих счетных декад, а вькоды - с первыми входами элементов И третьей группы, вторые входы которых соединены с выходами элементов Ив первой группы сосед8 ней старшей счетной декады, выходы элем ентов И третьей группы соединены со вторыми входами соответствующих триггеров первой группы и с первыми входами группы элементов ИЛИ, первые и вторые входы триггеров второй группы соединены со второй и третьей группой выходов шифратора, единичные и нулевые выходы соединены с первыми входами элементов И четвертой и п той групп, вторые входа которых соединены с выходами элементов И второй группы, выходы элементов И четвертой группы соединены со вторыми входами группы элементов ИЛИ, третьи входы которых соединены с третьей группой выходов шифратора, а выходы - с суммирующими входами соответствующих счётных декад, выходы элементов И п той группы соединены с входами вьиитани счетных декад, первые входы второго, и третьего, и четвертого элементов И соединены с первым, вторым и третьим выходами распределител импульсов соответственно, вторые входы второго и третьего элементов И соединены с первым и вторым выходами регистра двоичного кода, второй вход четвертого элемента И соединен со вторым выходом регистра двоичного кода, выходы второго, третьего и четвертого элементов И соединены со входами первого из элементов в группе элементов ИЛИ. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 468236, кл. G 06 F 5/02 от 1973. 2.Авторское свидетельство СССР N 525944, кл. G 06 F 5/02 от 1976.contains the first and second groups of decipher IPOB, the first and second groups of triggers, the group of elements OR, the third, fourth and fifth groups of elements AND, the second, third and fourth elements AND, the counting decades are reversible, the information inputs of all decoders are connected to the corresponding register outputs binary code, and output (Tsy - with the encoder inputs, clock inputs of the decoders are connected to the corresponding outputs of the pulse distributor, the first inputs of the first group of flip-flops are connected to the overflow outputs of the corresponding their countable decades, and the outputs - with the first inputs of elements AND of the third group, the second inputs of which are connected to the first elements of the first group of the next highest counting decade, the outputs of elements AND of the third group are connected with the second inputs of the corresponding triggers of the first group OR, the first and second inputs of the second group of triggers are connected to the second and third group of outputs of the encoder, the single and zero outputs are connected to the first inputs of the elements of the fourth and, fifth groups, the second inputs of which are connected to the outputs of elements AND of the second group, outputs of elements AND of the fourth group are connected to the second inputs of the group of elements OR, the third inputs of which are connected to the third group of outputs of the encoder, and the outputs to the summing inputs of the corresponding counting decades, the outputs of elements And of the fifth group are connected with the subtraction inputs of the counting decade, the first inputs of the second, third, and fourth elements are And are connected to the first, second, and third outputs of the pulse distributor, respectively, the second inputs of the second and third elements, And the connection Yen with the first and second outputs of the binary code register, the second input of the fourth element And is connected to the second output of the binary code register, the outputs of the second, third and fourth elements And are connected to the inputs of the first of the elements in the group of elements OR. Block diagram of the proposed converter is shown in the drawing. Binary code to decimal converter Contains pulse distributor I, the first input of which is connected to the first control input bus 2, register 3 double code, first element 4 AND, second element 5 AND, encoder 6, binary counters 7, the first group of 8 elements AND, a group of 9 elements NOT and the second root 10 elements AND, the second element 11 AND controlling the input bus 12, the decimal counter (not selected) containing the last decade 13, group 14 elements OR, countable decades 15 first group 16 triggers and third group 17 elements I, fourth element 18 I, first and second groups of decoders 19–20, second group of triggers 21, fourth and fifth groups 22–23 elements I. In the initial position the distributor | Pulses 1 is off, binary counters 7, counting decades of the 13th and 15th tenth counter, and the triggers of the first group 16 are in the zero state. The operation of the proposed device is based on the parallel summation of 15 numbers in the counting decades, which correspond to the sum of the weights of the simultaneously polled and having a single state bits of a binary code. The numbers 1, 2, 3, 4, and 5 are summed in the usual way, and the numbers 6, 7, 8, and 9 are replaced by the numbers 4, 3, 2, and 1, respectively, in the coder 6 and are fed to the subtracting input of the corresponding decade 15, while the summing input of the next highest counting decade 15 or 13 is given a pulse from the encoder 6 through a group of 14 elements OR, corresponding to the entry unit 1 to the next senior counting decade 15 or 13. Thus, the maximum possible number of pulses at the output of any element And the second group 10 is equal to n ti. The proposed device works as follows. A start signal is sent to bus 2, which turns on pulse distributor 1 and simultaneously with the help of decoder 19 of the first group and encoder 6, in the decade counting 15 of the decimal counter, sets the numbers corresponding to the sum of the weights of the simultaneously polled and binary bits. In our example, the drawing shows the decoders designed to decrypt 4eTiiipex binary code bits as the most acceptable. However, in the proposed device other decoders can be used, for example, designed to decrypt two, three, five or more bits of binary codes. Clock pulses from the control bus 12 through the open first element 4 And and pulse distributor 1 sequentially appear at the outputs of pulse distributor 1 and connect bits 2 ° and 2 binary code with elements 5, 11 and 18 And and group 14 elements OR to summing the input of the first counting decade 15 decimal counter, and the remaining bits, except the bits connected to the inputs of the first decoder 19, through the decoders 20 to the inputs of the encoder 6. If there are I in bits 2 and 2 of the binary code in the first counting decade 15 recorded by three pulses th polling numbers corresponding weight data bits. Simultaneously with the polling of the discharge 2 °, the discharge of the bits connected to the decoder 20 of the second group, for example, bits 2, 1, 2 and 2, as shown in the drawing, is made. If there is 1 in all these bits or at least in one of them. The decoder 20 generates only one pulse on that one output, which corresponds to the sum of the weights of those bits of all respondents that have state 1. Under the influence of this pulse, the encoder 6 sets in binary 7 the numbers corresponding to the sum of the weights of the simultaneously polled and binary code. As soon as the state of any of the binary counters 7 becomes non-zero, the first element 4 also closes and further polling of the bits of the binary code stops. In this case, the second group triggers 21 pulses from the corresponding outputs of the encoder b were set; they are set to the position corresponding to the summation or subtraction of the decimal counter 15 in the corresponding counting decade. When the corresponding trigger of the second group 21 is set to the position corresponding to the subtraction, the impulse 6 corresponding to the entries from the encoder 6 is fed through the group 14 of the elements OR to the summing input of the next higher decade 15 or 13. After this, parallel rewriting of numbers from binary counters 7 to the counting decades 15 begins using clock pulses from the control bus 12 to the second inputs of the AND elements of the second group 10. If there is 1, the corresponding first inputs of these elements And the signals that are sent to the subtraction in the corresponding binary counters 7, through the elements of the fourth group 22 and the elements OR of the group 14 for addition or through the elements of the AND of the fifth group 23 for the subtraction into the corresponding. counting decade 15. The transfer pulse that appears during any decade 15 is remembered by the corresponding trigger from the first group 16. After the count ends in the next higher counting decade 15, the corresponding AND element of the third group 17 is opened and the transfer pulse is recorded in this decade 15 wherein the trigger of the first group 16 returns to its original position. Only after all the binary counters 7 are set to the zero state, the further demand of the binary code bits continues. The second polling pulse produces at the same time switching on Element 11 And and the decoder 20, the third polling pulse — Element 18 And and the next decoder in group 20. The remaining polling pulses each include the next group 20 decoder at the same time as the last decoder of the group 1 20 turns off the pulse distributor 1. A number corresponding to the binary code will be written in the decimal counter1. The time of conversion of a binary code to de, with exact equals, -Ггт-Лн Sa, -b-i), where T is the period of the pulse frequency; P is the number of required polling pulses, depending on the number of two-bit and bit bits and the number of simultaneously polled bits. binary code; aj 1 if there is at least one bit having a single state, of all the bits being simultaneously surveyed, the corresponding decoder, otherwise aj 0; bj is the most decimal number recorded in one of the binary counters while simultaneously polling several bits of the binary code using a specific decoder. From the example of a specific device shown in the drawing, it can be concluded that the number of pulses needed for polling 10 bits of the binary code is 3, for polling 20 bits is 4, for polling 30 bits is 6. - The maximum conversion time of 10-rar the binary code is 7 clock periods, the 20-bit binary code is 23 clock periods, the 30-bit binary code is 35 clock periods, i.e., the conversion time is reduced by 6-8 times compared with the known device. The use of new elements does not complicate the device, since it significantly simplifies the pulse distributor and binary counters 7, inverse outputs of the binary code register 3 are used to apply the most simple decryptors of groups 19, 20. Parallel summation in decades of 15 numbers that correspond to the sum the weights of the simultaneously interrogated and single-state bits of the binary code contribute to the speed of the converter. Binary code to binary binary converter containing a binary register, a pulse distributor, an encoder To binary counters, where K is the number of decimal rasters, the information inputs of which are connected 1 with the first group of outputs of the encoder, a group of elements NOT, the first group of elements AND whose inputs are connected to the outputs of the corresponding binary counters, the second group of elements AND whose outputs are connected to the counting inputs of the corresponding binary 1 counters, the first inputs of the elements AND the second th group through the elements of the NOT group connected to the outputs of the elements of the first group, and the second inputs - with the bus clock pulses, K serially connected counting decades, the first element And, the inputs of which are connected to the outputs of the elements of the first group, and the output connected to the control input the pulse distributor, which is also distinguished by the fact that, in order to reduce the conversion burden, it contains the first and second groups of decoders, the first and second groups of triggers, the group of elements OR, the third, fourth and fifth groups of elements AND the second The third, fourth and fourth elements of the counting decade are reversible, informa: the scaffold inputs of all decoders are connected to the corresponding outputs of the binary code register, the outputs are connected to the inputs of the decoder, the clock inputs of the decoders are connected to the corresponding outputs of the pulse distributor, the first inputs of the first group of triggers are connected with the overflow outputs of the corresponding counting decades, and the codes with the first inputs of the AND elements of the third group, the second inputs of which are connected to the outputs of the elements of the first group of the neighboring group its highest counting decade, the outputs of the elements AND of the third group are connected to the second inputs of the corresponding triggers of the first group and the first inputs of the group of elements OR, the first and second inputs of the second group triggers are connected to the second and third group of outputs of the encoder, the single and zero outputs are connected to the first the inputs of the elements of the fourth and fifth groups, the second inputs of which are connected to the outputs of the elements AND of the second group, the outputs of the elements of the fourth group are connected to the second inputs of the group of elements OR, the third inputs to Orykh connected to the third group of outputs of the encoder, and the outputs with the summing inputs of the corresponding counting decades, the outputs of the elements And the fifth group are connected to the inputs of the viiitani counting decades, the first inputs of the second, and third, and fourth elements And connected to the first, second and third outputs the pulse distributor, respectively, the second inputs of the second and third elements And connected to the first and second outputs of the binary code register, the second input of the fourth element And connected to the second output of the register of the binary code, outputs torogo, third and fourth AND gates are connected to the inputs of the first element in the element group OR. Sources of information taken into account in the examination 1. USSR author's certificate number 468236, cl. G 06 F 5/02 dated 1973. 2. USSR author's certificate N 525944, cl. G 06 F 5/02 dated 1976.