SU839060A1

SU839060A1 - Redundancy logic device

Info

Publication number: SU839060A1
Application number: SU792818003A
Authority: SU
Inventors: Анатолий Григорьевич Андрущенко; Валерий Иванович Глушков; Станислав Иванович Петренко; Анатолий Иванович Сахно
Original assignee: Предприятие П/Я М-5156
Priority date: 1979-09-11
Filing date: 1979-09-11
Publication date: 1981-06-15

Description

II

Изобретение относитс к импульсной и вычислительной технике и может быть использовано дл контрол различных типов счетчиков. The invention relates to a pulse and computer technology and can be used to control various types of meters.

Известно устройство дл контрол , содержащее дешифратор, который может быть выполнен на многовходовых элементах И, элемент задержки, триггер и элемент И l Однако такое устройство обладает недостаточной достоверностью контрол при таких неисправност х, когда второй и последующие разр да счетчик не переход -т из одного состо ни в другое. В этом случае за счет посто нного переключени , например первого разр да счетчика, на выходе дешифратора по вл ютс сигналы, ложно характеризующие контролируемый счетчик как исправный. К недостаткам этого устройства.можно также отнести относительно большое врем контрол , так как дл осуществлени полногоA control device is known that contains a decoder that can be performed on multi-input AND elements, a delay element, a trigger, and an AND element. However, such a device has insufficient reliability of control for such faults when the second and subsequent bits of the counter do not transition from one nor to another. In this case, due to constant switching, for example, the first digit of the counter, at the output of the decoder there appear signals that falsely characterize the monitored counter as operable. The disadvantages of this device can also be attributed to a relatively long monitoring time, since in order to implement a complete

цикла контрол необходимо подать на вход счетчика 2 п счетных импульсов.control cycle must be submitted to the input of the counter 2 n counting pulses.

Цель изобретени - повьшение достоверности контрол и уменьшение времени контрол .The purpose of the invention is to increase the reliability of the control and reduce the time control.

Указанна цель достигаетс тем, что в устройство дл контрол п-разр дного счетчика, содержащее многог входовой элемент И, (п-1) входы которого соединены с нулевыми выходами соответствуюшлх разр дов счетчика, п-ый вход - с единичным выходом п-ого разр да счетчика и с первым входом элемента И, второй вход которого через элемент задержки соединен с входной шиной, введены дополнительные элементы И и элемент ИЛИ, причем первый вход первого дополнительного элемента И соединен с входной шиной, второй вход - с нулевым выходом п-ого разр да счетчика, а выход - со счетным входом первого разр да счетчика, первый вход второго дополнительного элемента И подключен к выходу многовходового элемента И, второй вход к входной шине, а выход - к первому входу элемента ИЛИ, второй вход которого соединен с единичным выходом (п-1 )-ого разр да счетчика, а выход со счетным входом п-го разр да счетчика . На чертеже представлена структурна электрическа схема устройства дп контрол п-разр дного счетчика. Устройство содержит многовходовой элемент И 1, счетчик 2, элемент ИЗ, элемент 4 задержки, дополнитель ные элементы И 5 и 6 и элемент ИЛИ 7. Нулевые выходы (п-1) разр дов и единичный выход п-го разр да счетчика 2 соединены с входами многрвходового элемента И 1, выход которого соединен со входом элемента И 6. Вход устройства соединен со входом элемента И 5, входом элемента И fи через элемент 4 задержки со вторым входом элемента И 3. Единичный выход (п-1)-го разр да счетчика 2 соединен со входом элемента ИЛИ 7, выход кото рого соединен со счетным входом п-го разр да счетчика 2, нулевой выход ко торого соединен со входом элемента И 5, а единичный - со входом элемен та И 3. Элементы И 6 и ИЛИ 7 предназначены дп форсировани перехода п-го разр да счетчика 2 из единичного сос то ни в нулевое. Устройство работает следующим образом . Обычно в процессе контрол п-разр дных счетчиков на их вход подают 2 счетных импульсов дл того, чтобы проверить переход каждого разр д контролируемого счетчика из нулевог состо ни в единичное и обратно. В этом случае при поступлении на вход контролируемого счетчика счетных импульсов производитс проверка перехода п-1 разр дов счетчика из нулевого состо ни в единичное и наоборот, а п-го разр да - только из нулевого состо ни в единичное. Чтобы проверить переход п-го разр д контролируемого счетчика из единичного состо ни в нулевое, необходимо подать еще 2 счетных импульсо Число импульсов, подаваемых на вход контролируемого счетчика в цел х ег контрол , можно уменьшить (уменьша таким образом врем контрол ), форс ру переход п-го разр да счетчика из единичного состо ни в нулевое. В предлагаемом устройстве это дости гаетс за счет использовани элементов И 6 и ИЛИ 7. Тогда дп контрол п-разр дного счетчика на его вход необходимо подать только +1 счетных импульсов. Перед началом контрол счетчик 2 устанавливаетс в нулевое (исходное) состо ние (на чертеже цепи установки в ноль разр дов счетчика не показань/у После этого на вход устройства подаютс счетные импульсы, которые через элемент И 5, открытый высоким потенциалом с нулевого выхода п-го разр да счетчика 2, поступают на вход первого разр да счетчика 2. Кроме того, указанные счетные импульсы поступают на вход элемента 4 задержки и на первый вход элемента И 6, на выход которогоони не пройдут, так как на втором входе элемента И 6 присутствует низкий потенциал с выхода многовходового элемента И 1. После подачи на вход счетчика 2 счетных импульсов, он устанавливаетс в состо ние 00...01. Дл выделени такого состо ни , образующегос после перехода п-го разр да из нулевого состо ни в единичное, используетс многовходовой элемент И 1. Дп этого на его первые (п-1 ) входы подаютс сигналы с нулевых выходов (п-1 ) разр дов счетчика 2, а на п -и вход гсигнал с единичного выхода п-го разр да ачетчика 2. Таким образом, после поступлени очередного счетного импульса, результатом которого вл етс переход счетчика 2 в состо ние 00... 01, на выходе многовходового элемента И 1 по вл етс сигнал, поступающий на второй вход элемента И 6 иоткрывающий его дп форсировани перехода п-го разр да счетчика 2 из единичного состо ни в нулевое. Одновременно , после перехода п-го разр да счетчика 2 в единичное состо ние, снимаетс разрешение с первого входа элемента И 5 дл прохождени очередного счетного импульса. Очередной (-«- -t- 1 )-й счетный импульс теперь уже проходит не через элемет И 5, а через элемент И 6 и элемент ИЛИ 7 на счетшли вход п-го разр да счетчика 2, переключа его в нулевое состо ние. Форсированный импульс переноса с единичного выхода п-го разр да счетчикаThis goal is achieved by the fact that, in a device for controlling an n-bit counter, containing a multi-input element I, (n-1) whose inputs are connected to zero outputs of the corresponding discharge bits of the counter, the n-th input is to a single output of the n-th bit Yes, the counter and the first input of the AND element, the second input of which is connected to the input bus through the delay element, introduced additional elements AND and the OR element, the first input of the first additional AND element connected to the input bus, the second input - to the zero output of the n-th bit yes counts a, and the output with the counting input of the first counter of the counter, the first input of the second additional element AND is connected to the output of the multi-input element AND, the second input to the input bus, and the output - to the first input of the OR element, the second input of which is connected to the single output ( -1) of the counter's discharge, and output with a counting input of the counter's n-th discharge. The drawing shows a structural electrical circuit of the device dp control n-bit counter. The device contains a multi-input element AND 1, counter 2, element IZ, element 4 delays, additional elements AND 5 and 6 and element OR 7. The zero outputs (n-1) of the bits and the unit output of the n-th digit of counter 2 are connected to the inputs of the multi-input element And 1, the output of which is connected to the input of the element And 6. The input of the device is connected to the input of the element And 5, the input of the element And f and through the delay element 4 to the second input of the element And 3. Single output (n-1) -th bit counter 2 is connected to the input of the element OR 7, the output of which is connected to the counting input of the nth the discharge of counter 2, the zero output of which is connected to the input of the element And 5, and the unit to the input of the element AND 3. The elements AND 6 and OR 7 are designed to force the transition of the n-th discharge of counter 2 from the unit to zero . The device works as follows. Usually, in the process of monitoring n-bit counters, 2 counting pulses are applied to their input in order to check the transition of each discharge of the controlled counter from the zero to one state and back. In this case, when a countable pulse counter arrives at the input, a check is made for the n-1 discharge of the counter from the zero state to one and vice versa, and the n-th bit — only from the zero state to one. In order to check the transition of the nth digit of the controlled counter from one to zero, it is necessary to apply another 2 counting pulses. The number of pulses fed to the input of the controlled counter for control purposes can be reduced (thus reducing the control time), by forcing the transition The nth counter bit from one state to zero. In the proposed device, this is achieved by using the elements AND 6 and OR 7. Then the dp control of an n-bit counter needs only +1 counts to be input to its input. Before the start of control, counter 2 is set to zero (initial) state (in the drawing of the installation circuit, no counter is shown in zero bits / y) After that, counting pulses are supplied to the device input, which through element 5, opened by high potential from zero output n the second bit of counter 2, is fed to the input of the first bit of counter 2. In addition, these counting pulses are fed to the input of the delay element 4 and to the first input of the AND 6 element, the output of which will not pass, since the second input of the AND 6 element low f the potential from the output of the multi-input element I 1. After supplying the counter 2 counting pulses, it is set to the state 00 ... 01. To isolate such a state, which is formed after the transition of the n-th bit from the zero state to one, a multi-input element AND 1. Dp of this, its first (p-1) inputs are supplied with signals from zero outputs (p-1) of counter 2 bits, and the p-and input signal from the unit output of the n-th counter of meter 2. So way, after the arrival of the next counting pulse, the result of which is the transition d 2 in the counter state 00 ... 01, the output multi-input AND gate 1 signal is supplied to the second input of AND gate 6 iotkryvayuschy dp forcing its transition nth discharge counter 2 of the unit to the zero state. At the same time, after the n-th bit of the counter 2 is switched to the single state, the resolution is removed from the first input of the element 5 for passing the next counting pulse. The next (- "- -t- 1) -th counting pulse now passes not through the element 5, but through the element 6 and the element OR 7 counted the input of the n-th digit of counter 2, switching it to the zero state. Forced transfer pulse from single output of n-th counter

2 поступает на первый вход элемента ИЗ, на второй вход которого поступает импульс с выхода элемента 4 задержки . Элемент 4 задержки определ ет момент контрол перехода п-го разр да счетчика 2 в нулевое состо ние, так как имеет величину задержки, раввремени , необходимого ш1 прохожную а на вход устройства-4- +1 счетдени 2 is fed to the first input of the element FROM, the second input of which receives a pulse from the output of the delay element 4. The delay element 4 determines the instant of control of the transition of the n-th bit of counter 2 to the zero state, since it has the amount of delay, time required by the passthrough and the input of the device is 4-1 +1 days

ных импульсов. Поэтому нашего выходе по вл етс сигнал в. момент перехода п-го разр да счетчика 2 в нулевое состо ние. Следовательно, при правильной работе контролируемого счетчика 2 импульсы на входах элемента ИЗ должны совпасть и на его выходе должен по витьс сигнал норма.impulses. Therefore, our output appears in c. the moment of transition of the nth digit of counter 2 to the zero state. Consequently, when the controlled counter 2 is working correctly, the pulses at the inputs of the IZ element must coincide and the norm signal should appear at its output.

Таким образом, дл контрол п-разр дногосчетчика в предлагаемом устройстве на его вход необходимо подать +1 счетных импульсов.Thus, in order to control the p-discharge of the meter in the proposed device, it is necessary to send +1 counting pulses to its input.

Рассмотрим дл примера работу устройства при возникновении в контролируемом счетчике 2 некоторых видов неисправностей. Например, один из раз р дов счетчика 2 не переключаетс из нулевого состо ни в единичное или наоборот, В этом случае контролируемый счетчик 2 не устанавливаетс в состо ние 00...01 и на выходе многовходового элемента И 1 не по вл етс сигнал, дающий разрешение на форсирование перехода п-разр да счетчика из единичного состо ни в нулевое. Поэтому в момент по влени на выходе элемента 4 задержки задержанного счетного импульса на первом входе элемента И 3 сигнал отсутствует, что свидетельствует об отказе контролируемого счетчика 2. При неисправноет х типа короткое замыкание между выходами разр дов счетчика 2 форсирование перехода п-го разр да счетчика 2 происходит, не в требуемый момент времени, что оп ть приводит к несовпа дению сигналов на входах элемента ИЗ Следовательно, при возникновении лкгбой неисправности счетчика 2 импульсы на входах элемента И 3 не совпадают и на его выходе не по вл етс сигнал норма.Consider, for example, the operation of the device when 2 types of faults occur in a controlled counter. For example, one of the times of the rows of counter 2 does not switch from zero to one or vice versa. In this case, the controlled counter 2 is not set to 00 ... 01 and the output of the multi-input element And 1 does not show a signal permission to force the transition of the p-discharge counter from one to zero state. Therefore, at the moment when the delayed delayed counting pulse at the output of the element 4 appears at the first input of the And 3 element, there is no signal, indicating a failure of the monitored counter 2. When the fault type is short circuit between the discharge outputs of the counter 2, forcing the transition of the nth counter discharge 2 occurs, not at the required time, which again leads to a mismatch of the signals at the inputs of the element FROM Therefore, when an error occurs in the counter 2, the pulses at the inputs of the AND 3 element do not match and its output is not a signal rate.

Следует отметить, что форсирование перехода п-го разр да счетчика 2 из единичного состо ни в нулевое происходит только в режиме контроль. В процессе использовани счетчика 2 по его целевому назначению импульсы переноса с (п-1)-го разр да в п-й доступают через элемент ИЛИ 7.It should be noted that forcing the transition of the n-th bit of counter 2 from the single state to the zero state occurs only in the control mode. In the process of using the counter 2 for its intended purpose, the transfer pulses from the (n-1) -th bit to the n-th are accessed through the element OR 7.

Claims

Invention Formula

A device for monitoring an n-bit counter containing multiple inputs of its AND element, (n-1) whose inputs are connected to the zero outputs of the corresponding counter bits, the n-th input — to the single output of the n-th digit of the counter and to the first input AND element, the second input of which is connected to the input bus through the delay element, which is different in that, in order to increase the control accuracy and decrease the monitoring time, it will introduce additional AND elements and OR element, and the first input of the first additional AND element is connected with in bus, the second input is with the Zero output of the nth digit of the counter, and the output is with the counting input of the first digit of the counter, the first input of the second additional element I is connected to the output of the multi-input element And the first input of the OR element, the second input of which is connected to the single output of the (n - 1) th digit of the counter, and the output to the counting input of the nth digit of the counter.

Sources of information, spirye taken into account in the examination

i. USSR Author's Certificate No. 457179, cl. H 03 K 21/34, 1973 (prototype).