SU506858A1

SU506858A1 - Device for detecting processor registers errors

Info

Publication number: SU506858A1
Application number: SU1951472A
Authority: SU
Inventors: Петр Тимофеевич Качанов; Валентин Алексеевич Келембет; Иван Михайлович Киселев; Леонид Федорович Мараховский; Виталий Георгиевич Тоценко; Леонид Наумович Шишонок
Priority date: 1973-08-01
Filing date: 1973-08-01
Publication date: 1976-03-15

Description

1one

Изобретение относитс к. вычислительной технике.The invention relates to computing.

Известны устройства дл обнаружени ошибок в регистрах, выполнеиные с использованием элементов «И, «ИЛИ, и производ щие контроль регистров по модул ;м 2, 3 или больше трех. Однако в известных устройствах :ко«трол необходимо наличие специального программного блока, который обеспечивает выполнение требуемой последователыности контрольных проверок и хранени контрольного теста; кроме того, в них при контроле по модулю 2 регистр охватываетс контролем лишь но одиночным отказам и не ОХватываетс по двойным, так как при этом обнаруживаетс только нечетное число отказов регистра; при кодовом методе контрол по модулю 3 не обнаруживаютс любые разнотипные двойные ошибки, вне зависимости от того, на каких позици х они возникают, не обнаруживаютс однотипные тройные ошибки- одновременна потер (ложное по вление ) трех единиц на любых позици х; при контроле двоичной информации по модулю q пропускаютс L-кратные ошибки, возникаюш ,ие только на тех I позици х, алгебраическа сумма остатков по модулю q степеней двойки которых равна модулю контрол q или кратна ему, а веро тность пропуска 1-к ратных ошибок зависит от структуры провер емогоRegistrar error detection devices are known that are implemented using AND, OR, and modulo-controlled registers; m 2, 3, or more than three. However, in the known devices: the control requires the presence of a special program block that ensures the execution of the required sequence of control checks and storage of the control test; in addition, in modulo 2 control, the register is covered by the control only in single failures and is not doubled because it only detects an odd number of register failures; in the modular 3 code control method, no heterogeneous double errors are detected, no matter where they occur, no triple errors of the same type are detected - simultaneous loss (false appearance) of three units at any positions; When checking binary information modulo q, L-fold errors occur, occurring only on those I positions, the algebraic sum of modulo q residues of powers of two which is equal to or multiples to the control module q, and the probability of skipping from the structure being checked

«слова (теста), от соотношени единиц и нулей в «слове и их взаимного расположени . Целью изобретени вл етс повышение достоверности работы устройства. В описываемом устройстве это достигаетс тем, что в не;м Вход каждого контролируемого регистра через соответствующий элемент «ИЛИ соединен с выходами соответствуюших первогО и второго элементов «И, первый вход каждого первого элемента «И подключен к информационному входу устройства, второй вход - к первому управл ющему входу устройства, первые входы вторых элементов «И подключены ко входу подачи тестового сиг1нала"Words (of the test), on the ratio of ones and zeros in the word and their relative positions. The aim of the invention is to increase the reliability of the device. In the described device, this is achieved by the fact that in the not; Input of each controlled register through the corresponding element "OR connected to the outputs of the corresponding primary and second elements" AND, the first input of each first element "AND connected to the information input of the device, the second input to the first the control input of the device, the first inputs of the second "And" elements are connected to the input of the test signal supply

устройства, вторые входы - ко второму управл ющему входу устройства, единичные и нулевые выходы последних разр дов контролируемых регистров каждой группы соединены соответственно со входами первого и второго групповых элементов «И, выходы которых через групповой эледЮнт «ИЛИ подкЛЮчены к соответствующему выходу устройства , выходы первых и вторых .групповых элементов «И подключены соответственно коdevices, the second inputs to the second control input of the device, the unit and zero outputs of the last bits of the monitored registers of each group are connected respectively to the inputs of the first and second group elements “AND, whose outputs through the group eledUnt“ OR are connected to the corresponding output of the device, the outputs of the first and the second .group elements "And are connected respectively to

входам первого и второго общих элементов «И, выходы которых через общий элемент «ИЛИ подключены к выходу устройства. Это позвол ет в резервном отрезке времени с помощью электронного ком:мутатора отключать регистры от оановных каналов поступлени вкф-ормации и .подключать к цепи контрол . Навходы регистров при этом одновременно постулает одна и та же тестова входна последовательность. Выходы регистров подключены к схемам сравнени , которые при нес01В1падениИ вырабатывают 1сигнал «еисnpaiBHocTH регистров ппоцеюсора.the inputs of the first and second common elements “AND, whose outputs through the common element“ OR are connected to the output of the device. This allows, in the backup time period, using an electronic com: mutator to disconnect the registers from the new inbound channels and to connect to the control circuit. At the same time, the same test input sequence simultaneously arrives to the registers. The outputs of the registers are connected to the comparison circuits, which, with a non-1B coincidence, generate 1-signal "e-espaiBHocTH registers".

На чертеже да«а схема описываемого устройства .In the drawing, yes, a diagram of the described device.

Она содержит элеманты «И 1 -18, элементы «ИЛИ 19-26, регистры 27-32, входы 33-41 и выходы 42-44 устройства, элемент «ИЛИ 45 и предназначена дл -контрол шести одинаковых регистров процессора.It contains the elements “AND 1–18, the elements“ OR 19–26, the registers 27–32, the inputs 33–41 and the outputs 42–44 of the device, the element “OR 45, and is intended for control of six identical processor registers.

Когда на потенциальные входы элементов «И 1, 3, 5, 7, 9, 11 поступают разрешающие потенциалы (сигнал «1), а на потанциальные входы элементов «И 2, 4, 6, 8, 10, 12 поступают ,запреш,аю1щие .потенциалы (сигнал «О) на входы регистр01В через соответствующие элементы «ИЛИ 21-26 поступа-ет основна информаци . При по-ступлении на потенциальные входы элементов «И 1, 3, 5, 7, 9, 11 запрещающего потенциала (сигнала «О), а входы элементов «И 2, 4, 6, 8, 10, 12 разрешающего потенциала (сипналы «1) на входы регистров через элементы «ИЛИ 21-26 поступает контрольна последовательность. Единичные выходы три ггеров последних разр дов соединены со :входа1ми элементов «И 13, 15, а нулевые выходы триггеров соединены со (Входами элементо В «И 14, 16. Выходы элементов «И 13, 15 соединены со входами элементов «И 17, 18 и входами элемента «ИЛИ 45. Выходы элементов «И 14, 16 соединены со входами элементов «И 17, 18 и входами элемента «ИЛИ 45. С выходов элементов «ИЛИ 19, 20 снимаютс сигналы об отказе первой и второй прупп регистров со ответственно. С выхода элемента «ИЛИ 45 снимаетс сигнал об отказе обеих групп регистров .When the potential potentials of the elements “And 1, 3, 5, 7, 9, 11 are received by the resolving potentials (signal“ 1), and the stationary inputs of the elements “And 2, 4, 6, 8, 10, 12 are received, the prohibition Potentials (signal "O) at the inputs of register 01B through the corresponding elements" OR 21-26 comes the basic information. When arriving at the potential inputs of the elements “And 1, 3, 5, 7, 9, 11 of the inhibitory potential (signal“ O), and the inputs of the elements “And 2, 4, 6, 8, 10, 12 of the resolving potential (sipnal“ 1) at the inputs of registers through the elements OR 21-26 enters the control sequence. The unit outputs of the three last-bit generators are connected to: the inputs “And 13, 15”, and the zero outputs of the flip-flops are connected to (The inputs “B” And 14, 16. The outputs of the elements “And 13, 15 are connected to the inputs of the elements“ I 17, 18 and the inputs of the element OR 45. The outputs of the elements "AND 14, 16 are connected to the inputs of the elements" AND 17, 18 and the inputs of the element "OR 45. The outputs of the elements" OR 19, 20 remove signals about the failure of the first and second groups of registers, respectively. The output of the element "OR 45" removes the signal about the failure of both groups of registers.

В момент отключени регистров от шин, по которым инфор:маци -поступает в рабочий режим и подключение их к шинам, по которым подаетс тестова последовательность, .производитс установка всех разр дов регистров в нулевое состо ние. Затем на вход регистров, после подачи ко входу 39 устройства управл ющего сигнала и, через элементы «И 2, 4, 6, :8, 10, 12 одновременно поступает тестова последовательность.At the moment the registers are disconnected from the tires for which the information comes into working mode and connects them to the tires for which the test sequence is applied, all the bits of the registers are set to the zero state. Then, at the input of registers, after the control signal is supplied to the input 39 of the device and, through the elements “AND 2, 4, 6,: 8, 10, 12, the test sequence simultaneously arrives.

Доказано, что, если при подаче тестовой последовательности обеспечива ютс переходы «О-1 и «1-0 дл каждого триггера регистра , така последовательность вл етс полным тестом дл контрол регистра.It has been proven that if, when applying a test sequence, transitions "O-1 and" 1-0 are provided for each register trigger, such a sequence is a complete test for register control.

В качестве входной последовательности достаточно иснользовать «1, записываемую одновременно в первый разр д всех регистров. Тактовые импульсы продвигают «1 по регистрам до последнего разр да. Если .все регистры июправны, то на выходе элементов «ИЛИ 19, 20, 45 отсутствует сигаал отказа . При наличии отказа хот бы в одном разр де регистра любой группы на выходе одного из элементов «ИЛИ 19, 20 по вл етс сигнал отказа. При наличии отказа в обеих группах регистров на выходе элемента «ИЛИ 45 по вл етс сипнал -отказа. Возможные ситуации .при контроле р.етистров .показаны в таблице.As an input sequence, it suffices to use “1, which is written simultaneously to the first digit of all registers. Clock pulses advance “1 through registers to the last bit. If all the registers are right, then the output of the elements “OR 19, 20, 45 is missing the signal failure. If there is a failure at least in one bit of a de register of any group, a failure signal appears at the output of one of the elements OR 19, 20. If there is a failure in both groups of registers, at the output of the element "OR 45 a sipnal-failure appears. Possible situations when controlling the flow meter are shown in the table.

ТаблицаTable

Сигна.чы на выходе логическихСосто ние элементов „ИЛИSignals at the output of the logical state of the elements OR

Описывае мое устройство производит контрольную проверку регистров в резервные отрезки времени и позвол ет контролировать любые от1казы и обои триггера, а также локалиэовать отказ с точностью до гру.ппы р.егистров (съемного модул ) и .производить проверку части элементов устройства во врем его работы. Устройство может .быть использовано в регистрах и счетчиках процессоров в микроэлектронном исполнении.The described device performs control check of registers in backup periods of time and allows to control any triggers and wallpapers of the trigger, as well as localize the failure to within the group of the registrar (removable module) and .check part of the device elements during its operation. The device can be used in registers and counters of microelectronic processors.

Форм у л а и 3 о б р е т е ь и Formula and 3 about b ete and

Устройство дл .нар,ужени ощибок в регистрах процессора, содержащие элементы «И, «ИЛР1, отличающеес тем, что, с целью повышени .до.сто1верности работы устройства , в нем вход каждого .коптролируемого регистра через соответствующий элемент «ИЛИ со.единен с выходами соответствующих первого и второго элементов «И, первый вход каждого первого элемента «И подключен к инфор1Мациосиному входу устройства,A device for snooping a processor register error containing the elements "AND," ILR1, characterized in that, in order to improve the performance of the device, the input of each controlled register through the corresponding element OR connected to the outputs of the corresponding first and second elements “AND, the first input of each first element“ AND is connected to the information input of the device,

второй вход-к первому управл ющему входу устро.йства, первые входы вторых элементов «И подключены ко 1входу подачи тестового сигнала устройства, вторые входы - ко второму управл ющему входу устройства,the second input - to the first control input of the device; the first inputs of the second elements "AND" are connected to the 1 input of the test signal of the device, the second inputs to the second control input of the device,

е.диничные и нулевые выхо.ды последних разр дов контролируемых регистров 1каждой груапы соединены соответственно со входами первого и второго гру.пповых элемеито-в «И, выходы которых через групповой элементE. Single and zero outputs of the last bits of the controlled registers 1 of each group are connected respectively to the inputs of the first and second groups of elements and into “And, the outputs of which through the group element

«ИЛИ подключены к соответствующему выходу устройства, выходы первых и вторых групповых элемектоз «И подключены соответственно ко входэМ .первого и второго общих элементо-з «И, выходы которых через общий элемент «ИЛИ подключены к выходу устройства.“OR are connected to the corresponding output of the device, the outputs of the first and second group elements” and connected respectively to the input of the first and second common elements “AND”, whose outputs through the common element “OR connected to the output of the device.