SU886289A1 - Устройство синхронизации по циклам - Google Patents

Description

1

Изобретение относитс  к технике электросв зи и может быть использовано в аппаратуре цифровых систем передачи информации и центров коммутации при приеме и обработке синфазных по тактовой частоте цифровых потоков информации

известно устройство синхронизации по циклам,содержащее объединенные по информационному входу блёк опознавани  синхросигнала и .распределитель, а также анализатор, накопитель, первый и второй блоки управлени  и делитель частоты, выходы кОТОР0ГО подключены к управл ющим входам распределител , при этом выход блока опознавани  синхросигнала подключен к первым входам анализатора,первого и второго блоков управлени , причем выход второго блока управлени  подключен к управл ющему входу дел тел  частоты , а первый выход анализатора подключен к первому входу накопител , первый выход которого подключен к второму входу второго блока управлени , второй выход анализатора подключ:ен ко входу сброса накопител  и второму входу первого блока управлени  13.

Однако устройство обеспечивает цикловую синхронизацию только по одному цифровому потоку информации. Цель изобретени  - обеспечение цикловой синхронизации при увеличении числа цифровых потоков информации .

Дл  достижени  поставленной цели в устройство синхронизации по циклам,

10 содержсццее объединейные по информационному входу блок опознавани  синхросигнала и распределитель, а также анализатор, накопитель, первый и второй блоки управлени  и делитель

15 частоты, выходы которого подключены к управл ющим входам распределител , при этом выход блока опознавани  синхросигнала подключен к первым входам анализатора, первого и второ20 го блоков управлени , причем выход второго блока управлени  подключен к управл ющему -входу делител  частоты , а первый выход анализатора подключен к первому входу накопител ,

25 первый выход которого подключен к второму входу второго блока управлени , второй выход анализатора подключен ко входу сброса накопител  и второму входу первого блока управлени ,введены последовательно сое .диненные умножитель тактовой частоты , счетчик импульсов, блок пам ти и сумматор, а также дешифратор и мультиплексор, выход которого подключен к информационному входу блок опознавани  синхросигнала, а к адре HfcBwi входам мультиплексора и делител  частоты подключен выход счетчика 1№тульсов, счетный вход которого {объединен со входом записи и считывани  блока пам ти и счетными входа ми делител  частоты и сумматора, ко входу сброса которого подключен выход первого блока управлени , а выход сумматора подключен к первому информационному входу блока пам ти, к второму, информационному входу кот рого подключен второй выход на.копител , при этом первый выход блока пам ти через дешифратор подключен к второму входу анализатора и треть му входу второго блока управлени , а второй выход блока пам ти, .подключен к второму входу накопител . Кроме того, делитель частоты выполнен многоканальным и содержит блок пам ти, сумматор и дешифратор, ко входу которого и первому входу сумматора подключен выход блока пам ти к информационному входу которого -подключен выход сумматора, вто рой вход которого, объединенный со входом записи и считывани  блока пам ти,  вл етс  счетным делител  частоты, адресным и. управл ю щим входами которого  вл ютс  соответственно адресный вход блока пам  ти и вход сброса сумматора, а выход дешифратора  вл ютс  выходами делител  частоты. На чертеже представлена структур на  схема предлагаемого устройства. Устройство содержит мультиплексор 1, блок 2 опознавани  синхросигнала , распределитель 3, анализатор 4, первый 5 и второй б блоки управлени , накопитель 7, делитель частоты, сумматор 9, блок 10 пам ти счетчик 11 импульсов, умножитель 12 тактовой частоты/ дешифратор 13, блок 14 пам ти делител  частоты, : сумматор ,15 делител частоты и дешифратор i б делител  частоты. Предлагаемое устройство работае следующим образом. Независимо от состо ни  синхронизма в отдельных цифровых потоках общий сигнал тактовой.частоты сигналов fс поступает на вхоД умножител  12 тактовой частоты, на выходе которого формируетс  сигнал тактовой частоты устройства Nfj. . В счетчике 11 импульсов обеспечиваетс  пересчет числа импульсов так товой частоты fj с коэффициентом NU, на выходе формируетс  параллель ный двоичный код,  вл ющийс  кодом номера обрабатываемого в данный момент цифрового потока, который поступает на адресные входы делител  8 частоты, мультиплексора 1, блока 10 пам ти. Мультиплексор 1 осуществл ет коммутацию на выход символа цифрового потока, номер которого задаетс  кодом на его адресном входе, в результате чего на вы- ходе мультиплексора 1 образуетс  групповой сигнал с посимвольным временным уплотнением цифровых потоков .. Весь процесс обработки сигналов i-го цифрового потока () в устройстве осуществл етс  за соответствующий период тактовой частоты устройства f , а за период тактовой частоты цифровых потоков f обеспечиваетс  поочередна  обработка сигналов всех N цифровых потоков. В первой половине-периода тактовой частоты f, задаваемой,например, выЬоким уровнем сигнала тактовой частоты , осуществл етс  считывание информации из блока 10 пам ти по адресу , задаваемому счетчиком 11 импульсов . Данные о текущем номере символа обрабатываемого цифрового .потока в цикле синхронизации с первого выхода блока 10 пам ти поступает на второй .вход сумматора 9, где к номеру символа прибавл етс  единица, задаваема  сигналом тактовой частоты f на первом входе сумматора 9. При поступлении на вход сумматора 9 кода, соответстсвующего значению К-1j он переходит в нулевое состо ние, в которое он устанавливаетс  также сигналом сброса, поступающим с первого блока 5 управлени . Данные о состо ний накопител  7 в предьщущем тактовом интервале со второго вьохода блока 10 пам ти поступают на второй вход накопител  7, где в зависимости от выходных сигналов анализатора 4 осуществл етс  обновление информации о состо нии накопител  7 или же она остаетс  там без изменений. Обновленные данные о номере последующего символа в цикле синхронизации и состо нии накопител  7 с выхода сумматора 9 и второго выхода накопител  7 соответственно поступают на первый и второй информационные входы блока 10 пам ти и во второй половине периода тактовой частоты f осуществл етс  запись этих данных по тому же адресу, по которому была считана информаци  в первой .половине периода. В дешифраторе 13 осуществл етс  декодирование нулевой кодовой комбинации , соответствующей позиций синхросигнала в цикле синхронизации, т.е. началу цикла синхронизации, и формирование соответствук дего импульса , поступающего на второй вход анали .затора 4 и на третий вход второго блока б управлени .

Работа делител  8 частоты заключаетс  в том, что в первой половине периода тактовой частоты осуществл етс  считывание из блока 14 пам ти по адресу, задаваемому счетчиком и импульсов, данных о номере текущего символа в цикле синхронизации , прибавление к этим данным в сумматоре 15 единицы, задаваемой сигналом тактовой частоты на втором входе сумматора 15, и последующа  во второй половине периода запись обновленных данных с выхода сумматора /15 14 пам ти. Сумматор 15 из состо ни  К-1 переходит в нулевое состо ние. В это же состо ние он устанавливаетс  сигналом сброса, поступающим с выхода второго блока б управлени . В дешифраторе 16 осуществл етс  декодирование кодовых комбинаций определенных номеров символов в цикле синхронизации, сигналы которых с выхода его поступают на управл ющие входы распределител  3.

Блок 2 опознавани  синхросигнала осуществл ет анализ символов группо ,вого сигнала, относ щихс  к обрабатываемому цифровому потоку, R при поступлении кодовой комбинации синхросигнала формирует импульсный сигнал, поступающий на первые входы анализатора 4, первого 5 и второго 6 блоков управлени .

В состо нии установившегос  синхронизма по i-му цифровому потоку сигналы, поступающие на первый и второй входы анализатора 4 сблока 2 опознавани  синхросигнала и дешифратора 13, совпадают во времени . При этом формируетс  сигнал на первом выходе анализатора 4, поступающий на первый вход накопител  7 и обеспечивающий поддержание его в состо нии насыщени . Выходной сигнал с накопител  7, поступающий на второй вход второго блока б управлени , разрешает работу его,.и выходным сигналом этого блока обеспечиваетс  установка сумматора 15 делител  8 частоты в нулевое состо ние и, следовательно , Финфазность работы делител  8 частоты по i-му цифровому потоку. Распределитель 3, управл емый дешифратором 16 делител  8 частоты. Обеспечивает правильную селекцию сигналов , которые поступают на выход устройства совместно с кодом номера цифрового потока, к которому они относ тс , формируемым счетчиком И импульсов. .

При искажении синхросигнала или сбое синхронизма, т.е. при возникновении ошибки типа временного сдвига, на.очередной импульс дешифратора 13 импульс с блока 2 опознавани  синхросигнала не поступает. При этом анализатор 4 на втором.входе формирует импульс, поступающий на вход сброса накопител  7 и на второй вход первого блока 5 управлени . При этом выходным сигналом накопител  7 блокируетс  работа второго блока 6 управлени , что обеспечивает делителю 8 частоты возможность продолжать работу с сохранением прежней фазы. Сигнал о состо нии накопител  с первого выхода накопител  7 записываетс  по i-му адресу в блоке 10 i пам ти. Выходным сигналом первого блока.5 управлени  сумматор 9 уста0 навливаетс  в нулевое состо ние и с него в блок 10 пам ти записываетс  нулева  комбинаци . В следующем . периоде тактовой частоты f из блока 10 пам ти считываетс  нулева  кодо-

5 ва  комбинаци  и тем самым обеспечиваетс  начало процесса поиска синхронизма по i-му потоку при сохранении неизменности фазы делител  .8 частоты. При обнаружении синхросиг0 нала в процессе,поиска синхронизма сигнал с первого выхода анализатора 4 поступает на первый вход накопител  7, который к коду предыдущего состо ни , считанного из блока 10 пам ти, прибавл ет единицу, и обнов5 ленна  информаци  о состо нии накопител  7 переписываетс  в блок 10 пам ти. При достижении накопителем 7 заданного состо ни , характеризующего окончание поиска синхронизма,

0 с первого выхода накопител  7 поступает разреша1садий сигнал на второй вход второго блока 6 управлени , который в момент, определ емый сигналом на третьем входе, выходным сигналом

5 осуществл ет сброс сумматора 15 делител  8 частоты в нулевое состо - . ние, и тем самым устанавливает требуемую фазу делител  8 частоты по обрабатываемому цифровому потоку, в

0 результате чего устанавливаетс  также соответствующа  фаза.работы распределител  3.

Устройство:обеспечивает цикловую синхронизацию при увеличении числа цифровых потоков информации, а также

5 позвол ет снизить затраты на реализацию аппаратуры синхронизации, уменьшить габариты и вес -аппаратуры.

Claims (2)

1. Устройство синхронизации по циклам, содержащее объединенные по информационному входу блок опознавани  синхросигнала и распределитель, а также анализатор, накопитель, первый и .второй блоки управлени  и делитель частЬты, выходы которого подключены к управл ющим входам распределител , при этом выход блока опознавани  синхросигнала подключен к первым входам анализатора, первого и второго блоков управлени , причем выход второго блока управлени  подключен к управл ющему входу

делител  частоты, а первый выход анализатора .подключен к первому вхбду иакопител , первый выход которого подключен к второму входу второго блока управлени , второй выход анализатора подключен к входу сброса накопител  и второму входу первого блока управлени , отличающеес  тем, что, с целью обеспечени  цикловой синхронизации при увеличении числа цифровых потоков информации, в него введены последовательно соединенные умножитель тактовой частоты, счетчик импульсов, блок пам ти .и сумматор, а также дешифратор и мультиплексор, выход которого подключен к информационному входу блока опознавани  синхросигнала, а к адресным входам мультиплексора и делител  частоты подключен выход счетчика импульсов, счетный вход которого объединен со входом записи и считывани  блока пам ти и счетными входами делител  частоты и сумматора , ко входу сброса которого подключен выход первого блока управлени , а выход сумматора подключен к первому информационному входу блока пам ти , к второму информационному входу которого подключен второй выход накопител , при этом первый выход блока пам ти через дешифратор подключен к второму входу анализатора и третьему входу второго блока упралени , а второй выход блока пам ти подключен.к второму входу накопител

2. Устройство по п. 1j о т л ичающееС  тем, что делитель частоты выполнен многоканальным и содержит блок пам ти, сумматор и дешифратор, ко входу которого и первому входу сумматора подключен выход блока пам ти, к информационно входу которого подключен выход сумматора , второй вход которого, объединенный со входом записи и считывани  блока пам ти  вл етс  счетны входом делител  частоты, адресным и управл ющим входами которого  вл ютс  соответственно адресный вход блока пам ти и вход сброса сумматора , а выходы дешифратора  вл ютс  выходами делител  частоты.

Источники информации, прин тые во внимание при экспертизе

1. Авторское свидетельство СССР 628628, кл. Н 04 L 7/08, 1977 (прототип) .